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ＶＩＴＡＬ是ＩＥＥＥ新进制定的一个用ＶＨＤＬ建立ＡＳＩＣ模型库的基准，它为ＡＳＩＣ库的建立、电路设计的描述提供了便利的描述方法，为提高模拟性能提供了基础。该文介绍ＶＩＴＡＬ的基本内容，并介绍用ＶＩＴＡＬ描述电路模型的方法。
高效的ASIC设计VHDL基准--VITAL
【摘 要】
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ＶＩＴＡＬ是ＩＥＥＥ新进制定的一个用ＶＨＤＬ建立ＡＳＩＣ模型库的基准，它为ＡＳＩＣ库的建立、电路设计的描述提供了便利的描述方法，为提高模拟性能提供了基础。该文介绍ＶＩＴＡＬ的基本内容，并介绍用ＶＩＴＡＬ描述电路模型的方法。
【机 构】
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大学计算机系(北京)
【出 处】
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全国首届VHDL语言及其应用学术会议--第六届全国逻辑设计自动化学术会议
【发表日期】
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1996年期
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