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研究了8B/10B编码数据的特点和内在相关性,在此基础上提出了一种新的8B/10B编解码的方法。并基于该方法用verilog HDL硬件描述语言设计了8B/10B编解码器,用modelsim对设计进行了功能验证。与文献中设计的8B/10B编解码器相比,本文的设计以较少的资源为代价提高了工作频率:编码器资源增加了18%,最高工作频率提高了16%;解码器资源增加了35%,最高工作频率提高了39%。