【摘 要】
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随着现场可编程门阵列(FPGA)技术的发展，FPGA中存储器模块(Memory-Block)的数量及规模迅速增长，研究高效的存储器模块内建自测试(BlST)技术，具有重要的现实意义。针对FPGA中存储器模块的可配置性，提出了一种通用的测试模式最小化方案。通过研究存储器模块不同模式的实现机理，确定各模式下故障检测的包容关系，从而排除对相应故障进行重复测试的配置，实现配置数的最小化，并根据存储器模块中
【机 构】
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合肥工业大学电子科学与应用物理学院 合肥 230009
【出 处】
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第七届仪表、自动化与先进集成技术大会暨第六届测控技术与仪器仪表学术大会
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随着现场可编程门阵列(FPGA)技术的发展，FPGA中存储器模块(Memory-Block)的数量及规模迅速增长，研究高效的存储器模块内建自测试(BlST)技术，具有重要的现实意义。针对FPGA中存储器模块的可配置性，提出了一种通用的测试模式最小化方案。通过研究存储器模块不同模式的实现机理，确定各模式下故障检测的包容关系，从而排除对相应故障进行重复测试的配置，实现配置数的最小化，并根据存储器模块中存在的简单故障，链接故障及双端口故障选择必要的算法，利用FPGA自身的硬件资源，构建BIST架构完成测试。采用Verilog硬件描述语言，对建议的BIST架构进行了设计并使用Modelsim进行仿真。实验结果表明，建议方案有效减少了BIST配置数，从而降低了存储器模块的整体测试时间，与现有方案相比，其故障覆盖率更高，并具有更好的通用性。
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