【摘 要】
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给出了一个基于FPGA的精简3DES加解/密系统。该3DES加解/密系统以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式3DES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点。同时该系统利用FPGA的片上存储器模块,在S盒的设计上采用可重构技术,使整个系统具有了更高的安全性与可靠性。该精简3DES加/解密芯片可广泛应用于终端设备。
【机 构】
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云南大学信息学院 昆明 650091
【出 处】
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2007年首届仪表、自动化与先进集成技术大会
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给出了一个基于FPGA的精简3DES加解/密系统。该3DES加解/密系统以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式3DES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点。同时该系统利用FPGA的片上存储器模块,在S盒的设计上采用可重构技术,使整个系统具有了更高的安全性与可靠性。该精简3DES加/解密芯片可广泛应用于终端设备。
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