【摘 要】
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测试数据压缩技术能有效降低对昂贵的ATE性能要求．本方提出一种对称编码方法，能有效的提高测试数据压缩率，降低测试成本．传统的编码技术采用对0游程或1游程进行编码，但由于ATPG工具生成的测试集中存在大量的无关位(X位)，因此以前编码方法未能有效利用测试集的特征．本文采用对称计算游程的方法，它同时对本文提出的四类对称性游程编码，且能减短对应码字长度，有效提高压缩率．实验结果和理论分析表明本文方案能较
【机 构】
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合肥工业大学电子科学与应用物理学院,安徽省合肥市 230009 合肥工业大学理学院,合肥 2300
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测试数据压缩技术能有效降低对昂贵的ATE性能要求．本方提出一种对称编码方法，能有效的提高测试数据压缩率，降低测试成本．传统的编码技术采用对0游程或1游程进行编码，但由于ATPG工具生成的测试集中存在大量的无关位(X位)，因此以前编码方法未能有效利用测试集的特征．本文采用对称计算游程的方法，它同时对本文提出的四类对称性游程编码，且能减短对应码字长度，有效提高压缩率．实验结果和理论分析表明本文方案能较以往方法能取得很好的压缩效果，且能适应多样编码对象，硬件结构简单易行。
其他文献
缓冲区溢出已经成为一种常见的安全漏洞．本文介绍了一种基于代码静态分析的缓冲区溢出检测算法，该算法对源代码进行建模，构造其抽象语法树．符号表、控制流图、函数调用图，在此基础上对所有变量进行区间运算，并采用函数摘要的方式记录函数的前置约束条件．该方法具有良好的扩展性，用户可以通过配置文件增加需要检测的函数，最后使用该方法对开源项目进行检测，检测结果表明该方法能够有效地、精确地检测缓冲区溢出．
在晶圆芯片测试时，提高单位时间内的效率能够实现低投入、高产出的效果．在采用Multi-site方式的并行测试中，需要先解决选择何种产品进行并行测试，如何确定并行site数等问题，然后再用最高效率的方法设计确定Multi-site并行测试方案．本文从软件和硬件方面对当前流行的Multi-site并行测试进行了效率分析，研究了影响Multi-site并行测试效率的各种因素，并对其影响深度和范围进行分析
本文介绍了一种实现1553B总线智能节点功能的SOPC，并以此为例对本领域工程师们共同面临的可靠性问题进行了分析，展示了在民用FPGA上构建高可靠性低恢复延时的复杂系统的一种可行的方法．文中使用域划分模型对具有多个候选配置的可重构SOPC进行建模，从而将各候选配置的资源优化分配问题转化为二次规划问题求解，产生使可靠性最大的分配方案．使用盲重构的故障恢复技术降低恢复延时．本文还介绍了仿真实验，用于权
针对纳米级工艺下瞬态故障引发的软错误可能造成电路失效这一问题，提出一种容软错误的电路加固方案．该方案面向软错误的两种诱因SEU与SET，构造容错时序单元RHBD-DFF，并在对电路中原始时序单元进行加固的同时，考虑到所带来的附加开销，提出了基于开销限制前提的选择性加固关键单元的策略，达到以低开销代价换取高容错性能的目的．
通过中国古代文化中的哲学与辩证思想，解释并解决软件测试理论中的一些基本问题，丰富和发展软件测试理论．从中国古代《周易》中的阴阳哲学思想的角度，对软件测试理论中的静态测试与动态测试、黑盒测试与白盒测试等技术进行了解释，并对其哲学意义上的“固有，互含、转化”三个基本原理进行了在软件测试应用上的探讨．指出《周易》中阴阳哲学思想在软件测试方法、模式的选取，测试工作量的平衡等问题的研究方向．
随着集成电路工艺进入纳米级，片上网络将会遭受日益严重串扰效应和单事件干扰错误．因此，在开销可接受的情况下设计一种可以同时容忍串扰效应和单事件干扰的可靠片上网络是一件有意义的工作．本文提出了一种采用基于码字选择的串扰容忍编码SCAC和双内锁单元DICE的可靠片上网络设计方案，它将数据影射成基于码字选择的串扰避免编码用于信息传输，然后采用双内锁单元保护路由器内部的状态和控制寄存器．因为SCAC在通道上
伪随机测试通常存在测试序列长、功耗大的弊端、本文提出了一种基于轮流扫描捕获的BIST方案.在该方案中，每条扫描链被划分成N(N>1)条子链，使用扫描链阻塞技术，同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获．同时，本文提出了一种适用于该结构的LFSR种子产生算法．在ISCAS’89基准电路上进行的实验表明，我们提出的方案不但降低约(N-1)/N的平均功耗和峰值功耗，而且显著地
移动自组网中的源节点通常使用多跳的方法把数据包经由其他节点发往目的节点．不同于以往只考虑最短路径或只依靠转发行为评价信任或基于信誉推荐机制的传统路由算法，提出了一种兼顾通信可靠性和路径长度的主观信任路由模型．该模型借鉴人类信任关系建立模式，通过引入属性相似度概念将邻居选择、信任评估、数据转发等路由环节紧密相连，在陌生节点间建立信任关系，并进一步建立一种新的动态包转发规则，无需握手过程，降低传输延迟
随着工艺的进步，片上系统使用多核与众核是未来发展的一种趋势，传统的二维网格(2D-mesh)型拓扑结构通信效率低、功耗和时延大等缺点变得越来越明显．本文首先分析对比了几种常用拓扑结构在多核与众核情况下的性能，进而提出采用布线复杂度较低、性能较好的蝴蝶型胖树(BFT)拓扑结构来解决片上系统的设计和测试问题．并针对基于BFT型的片上网络提出了一种组播路由协议和节点编码设计方案，用来完成对相同核的组播测
随着芯片功能和性能的不断提高，众核和多核处理器的可测试性设计(DFT)也变得日益复杂．传统的可测试性设计方法将整个芯片作为一个模块，进行扫描设计和存储器内建自测试设计，难以保证众核处理器的测试质量和测试开发周期．模块化的可测试性设计方法既能实现单个模块与周围其它模块之间的独立性，又能使设计具有可扩展、高可测试性、低功耗以及易实现的特性，是解决上述问题的有效途径．本文基于Godson-T 16核处理