【摘 要】
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Turbo码因其优异的纠错性能而受到广泛的关注.在实际应用中,在保证译码性能的前提下,还必需解决Turbo码译码时延长和运算复杂度高的问题.本文研究并实现了一种基于纯整数运算的Turbo译码算法的FPGA实现方案.通过采用流水线技术和模块复用等优化设计,可以大大提高译码速度,减少资源消耗.整个设计用Verilog HDL语言描述,在Altera的StratixⅡ系列上实现,在时钟频率为25MHz,
【机 构】
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西南交通大学移动通信研究所,四川,成都,610031
【出 处】
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2006年中国西部青年通信学术会议
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Turbo码因其优异的纠错性能而受到广泛的关注.在实际应用中,在保证译码性能的前提下,还必需解决Turbo码译码时延长和运算复杂度高的问题.本文研究并实现了一种基于纯整数运算的Turbo译码算法的FPGA实现方案.通过采用流水线技术和模块复用等优化设计,可以大大提高译码速度,减少资源消耗.整个设计用Verilog HDL语言描述,在Altera的StratixⅡ系列上实现,在时钟频率为25MHz,迭代次数为5次时,译码器吞吐量达到1.25Mb/s.
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