在手机设备中,基带芯片和内存芯片之间的数据交换最为密切。随着集成电路工艺节点的进步,目前内存芯片的时钟频率已经达到几百兆甚至更高。与此同时,芯片功耗要求不断增加、供电电压不断降低使得高速设计中的信号完整性问题变得越来越突出。堆叠封装(Package on Package,PoP)是一种在垂直方向上将基带芯片与内存进行三维集成的技术。由于堆叠封装不改变芯片内部的设计结构,只从电子封装的角度进行优化,更有利于信号完整性设计、提升系统性能,因此被基带厂商广泛应用。本文基于LPDDR4内存芯片,对基带芯片堆叠封装的高速信号完整性协同设计进行研究。主要研究内容有:1)对芯片堆叠封装和LPDDR4内存结构进行介绍。探究基本传输线模型、特征阻抗、损耗、反射、串扰和符号间干扰等信号完整性影响因素,并对电源完整性中的目标阻抗和同步开关噪声做出简要介绍。通过对LPDDR4高速链路中接口参数的介绍,明确了信号通道性能的评价指标。2)通过对信号完整性各项影响因素的讨论,实现了一种先进封装PoP结构的四层互连线基板布局方案,该基板高密度布线是在克服信号完整性影响因素下完成的。3)在信号完整性链路仿真过程中,针对SPICE模型仿真时间过长的问题,通过将SPICE模型转换为IBIS模型加入到仿真链路中,在保证仿真精度的前提下有效地提升了仿真效率。4)在链路激励模块的建模中,传统方案一般使用伪随机码型,码型的随机性会造成一定的设计风险。本文通过对比伪随机码型、最差码型以及修正后DMI码型的仿真差异,使用修正后DMI码型提升信号完整性链路仿真的准确性,规避设计风险。5)通过对系统级电源完整性的频域分析和同步开关噪声影响因素的对比,明确了电源网络影响因素的重要作用。提出电源完整性和信号完整性协同设计新方案,有效地衡量了电源噪声对信号完整性的影响。基于本文的研究,最终完成了一款基于LPDDR4内存芯片堆叠封装互连结构的设计。通过对实际芯片测试眼图和加入Interposer测试层的仿真结果进行一致性对比,该信号完整性和电源完整性协同设计满足实际性能要求。该方案对先进封装的后续研究和移动芯片的性能提升提供了一定的参考价值。与此同时,本文单纯考虑传输线的信号完整性和电源完整性问题,后期应该完善电磁兼容、热设计等其他方面,保证通道性能的合理性。论文仅通过等效电阻电容的方式对芯片的电源完整性进行简单讨论,接下来应针对芯片内部版图规划等方面做进一步的修正。