随着电子科学科技的不断发展,系统中芯片与芯片之间,模块与模块之间的数据传输速率不断的提高,使得串行器/解串器(Serializer and Deserializer,SerDes)技术发展日新月异,相关研究也得到了更多的关注。但伴随着传输速率的加快,SERDES系统的稳定性问题也变的越来越突出。为了确保SERDES系统的稳定运行,发展能有效检测SERDES系统中影响其稳定性各种可能出现的问题的方法就变的尤为重要。可测性设计(Design For Test,DFT)是在这种新形势下诞生的一种新的设计理念。该测试理念的核心是在芯片之中加入专门用于测试的电路模块,这些只用于测试而加入的电路模块就被称作可测性设计。可测性设计的最大优势在于,以较低的成本和尽可能高的效率完成对芯片可能存在的问题进行诊断,显然这种设计有利于保证SERDES系统的稳定平稳运行。目前,可测试设计主要分为三种类型,即专项测试,扫描测试和内建自测试,本课题着重对可测性设计中的高速边界扫描(AC-Boundary Scan)和内建自测试(BIST)两个测试方案的实用性进行研究。通过AC-Boundary Scan测试对SERDES系统中模块与模块边界之间的通路连通性进行测试,检测出各条通路是否存在断开的情况。通过BIST测试对10.3125Gbps高速SERDES芯片系统中各条通路的逻辑功能进行测试,确保各条通路都能有一个良好的工作状态。本课题还对板级测试中SERDES的数据传输通道中所传输的信号质量进行眼图测试,以判断传输信号的质量好坏,特别是传输信号的码间干扰是否被控制在了一个合理的范围之中。该眼图测试对传输的信号质量进行监控,以便为电路的后续设计和修改提供重要的参考依据。最后,针对在传统的眼图测试中所使用的示波器的性能要求十分苛刻,示波器的费用也十分的高昂,并且在测试过程中,由于对被测试电路接入了探针和探头,从而引入了不必要的负载变化等缺陷,我们提出一种片内高速信号抖动的测试方法的设想。该片内测试设计的主要思路是在不引入外部接示波器的情况下,直接从系统的内部对信号的抖动进行测试。通过系统内部专门的测试模块,直接检测信号的抖动程度。并将检测结果转换为易于分析和保存的二进制测试数据结果,为后续的设计改进提供重要的参考依据。本论文对10.3125Gbps高速SERDES芯片的多种测试方案的研究成果,将对以后进一步的完善芯片的可测性设计体系,提供重要的帮助。