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随着军用和民用通讯的发展，急需大量高集成度、低成本、低功耗且能与信号处理电路集成在一起的平面射频／微波无源器件。在单片集成电路（MMIC）中，随着频率的升高，在低阻硅（ρ=1～20Ω·cm）衬底实现的传输线、电感等元器件的微波损耗逐渐增大。然而，近来一种低掺杂、高电阻率（ρ＞1000Ω·cm）的硅材料已代替低阻硅逐渐成为硅基MMIC电路中的衬底材料。微型平面传输线中最基本最重要的一种传输线——共平面波导（Coplanar Waveguide—CPW）在微波电路中已被广泛地应用和实现。 在广泛文献调研的基础上，本文通过电磁场仿真软件HFSS对大量不同尺寸、特征阻抗均近似为50Ω的硅基共平面波导进行仿真模拟，通过对他们微波损耗以及电磁场的分析，设计并选择出信号线宽度分别为39μm和44μm，信号线和地线间间隔均不同的六组共平面波导。将这六组CPW分别制备在氧化低阻硅衬底、氧化高阻硅衬底、SOI衬底上，测试在20GHz时的插入损耗分别为-13.6dB、-2.73dB、-3.9dB。同时测得这三种衬底上CPW的插入损耗随信号线和地线间间隔的增大不断减小。以上一系列测试结果与电磁场仿真的结果相吻合。 在以上实验的基础上，本文通过高频C-V测试得到氧化高阻硅中Si-SiO2系统电荷主要表现为正电荷，其密度约为4.8×1010／cm2。经过工艺流片实现了三种不同的高阻硅衬底，分别为高阻硅、氧化高阻硅、氧化高阻硅但去除信号线与地线间氧化层，将CPW制备于这三种衬底上在20GHz时，测得的插入损耗分别为-0.99dB、-2.73dB及-1.16dB，因此去除信号线与地线间氧化层使得传输线损耗降低了1.57dB。 同时，当CPW制备在氧化高阻硅和除去线间氧化层的氧化高阻硅两种衬底上时，对CPW加直流偏压-20V～+20V，在20GHz时所测得的插入损耗随偏压的不断变化而改变。对于前者，当偏压为-14V时，插入损耗达到最小值；对于后者，当偏压从-20V变化到+20V时，插入损耗从-1.1dB不断增大到-1.25dB。 本文还通过对比以上这一系列实验数据进行理论研究，运用电磁场理论以及共平面波导的基本原理作为分析基础，对氧化高阻硅衬底进行模型分析。通过建立共平面波导等效RLCG的π模型，得出流过地线的电流比率随着信号线和地线间间隔增大而逐渐增大，即衬底损耗逐渐减小；同时，得出高阻硅、氧化高阻硅、除去线间氧化层的氧化高阻硅三种衬底的并联导纳的表达式，通过分析三种衬底的氧化层电容和线间电容，得出三种衬底的并联导纳大小为：高阻硅＜除去线间氧化层的氧化高阻硅＜氧化高阻硅。该结论与实验所测的损耗大小的结果相吻合。