随着FPGA芯片的不断发展,该技术已经被应用在各行各业中,同时针对于FPGA芯片的EDA开发流程的软件也被广泛的使用着,对于EDA开发流程工具的性能人们的要求也越来越苛刻。因此本文致力于研究开发出一种具有较高电路性能的EDA流程的工具。在本文中旨在提高打包阶段的性能,其中打包阶段作为EDA流程中非常重要的一个阶段,它的好坏直接影响了之后的布局布线的难易程度,并对最终电路的时延和面积都具有一定的影响。因此提高打包算法的效果对整个EDA流程是非常有意义的。本文通过研究分析现有的经典的打包算法,如V_pack和T_V_pack算法,从现有打包算法的打包思想出发,研究并设计出一种基于提高电路时延和电路面积的高效的打包算法。在该打包算法中,可以将打包过程分为两个主要的阶段:BLE选取Seed阶段以及CLB的填充阶段。其中本文将电路的时延和电路的面积作为重要的指标,所以该打包算法在尽量保持面积不变差的情况下,尽可能的提升电路的时延。针对这两个指标本文对打包算法的两个阶段进行一定的优化和提高,在BLE选取Seed阶段,本文主要计算每个BLE的关键度,通过BLE关键度的值以及BLE引脚的数量来决定哪个BLE优先被装入到CLB中;在CLB的填充阶段,本文通过分析每个BLE和当前正在填充的CLB之间的关系,从而计算出每个BLE的填充的优先级,通过比较BLE的填充优先级来决定哪些BLE可以装入到CLB中。本文提出的算法与现有算法相比,在电路的时延方面,本文的算法降低了3.3%,在电路的面积方面,本文的算法降低了0.12%。可以看出本文的算法在电路的时延和面积两个指标上都有一定的提高和优化。