YHFT-DX微处理器是一款高性能微处理器,其内核设计目标为800MHz。随着处理器主频的不断提高,半定制设计已不能满足设计目标,为了提高芯片性能,缩短设计周期,DX微处理器采用半定制/全定制混合的设计方法。对于处理器中的关键部件如运算部件寄存器文件和内部Cache均采用全定制设计的方法,其余部分采用半定制设计。为了将全定制设计的模块顺利融入到半定制设计流程中,需要为全定制的模块建立时序模型。目前尚未有EDA工具支持全定制设计的时序建模技术,其主要依靠手工方式提取模块的特征参数。针对这些复杂的全定制设计模块,本文对深亚微米工艺条件下的时序建模方法进行了研究,并结合实践开发了具有自动化程度高、通用性强、可扩展强和智能化等特点的自动建模工具,提高了全定制设计时序建模的效率和准确率。本文在对指定延时块和SDF文件深入研究的基础上,完成了全定制模块指定延时块的描述工作,在逻辑网表中实现了模块时序信息的反标,根据反标后电路中单元和互联线的实际延时信息实现了精确的逻辑模拟,进而验证了DX微处理器的功能和性能。通过编写的程序实现了逻辑网表指定延时块的自动描述,进一步提高了工作效率。本文的主要工作有：1、针对组合逻辑宏模块提出了通用性较强的自动时序建模方法,该方法适合任何组合逻辑宏模块的时序建模；2、在组合逻辑宏模块时序建模方法的基础上,提出了时序逻辑宏模块自动时序建模的方法；3、针对全定制设计宏模块结构复杂、端口多的特点,通过程序自动完成全定制宏模块逻辑网表中指定延时块的描述。