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半导体行业的发展日新月异,沟道长度的不断缩短已经偏离了曾经的摩尔定律。在此基础上,芯片面积也相应减小,电路的电源电压也大幅度降低。市场对电路性能要求不断提高,高性能的电路设计给行业人员带来了巨大的挑战。结构的不断创新以及对应不用环境下更为契合的折衷将会是设计者的选择方向之一。本篇论文立足当今行业发展,设计了一款精度为14位的流水线逐次逼近模数转换器(Pipeline_SAR ADC)。相较于传统的模数转换器结构,本设计在结构上做了创新,充分利用了各种电路结构的优势并且加以结合,在40nm工艺下完成了对该电路的设计与仿真。首先,针对这种较新颖的结构进行Matlab建模,充分验证了流水线逐次逼近结构的有效性和合理性,并对大量数据仿真结果进行仔细的对比与优化,确定了所设计的14位Pipeline_SAR ADC的分段方式和基本架构。其中,设计采用了两级流水线结构,每一级的子ADC由SAR ADC构成,第一级SAR ADC设计为6位精度,第二级SAR ADC设计为9位精度,通过两级间的冗余连接来实现总体14位的有效精度。本文还对模拟电路部分的关键模块和数字电路部分的关键模块进行了优化改进设计,并完成了整体电路版图的布局布线设计与实现,最后完成了系统的总体仿真工作。其次,为了降低电路的整体功率消耗,两级子ADC之间的残差电压放大器采用了一种新颖的结构,这种结构应用于开环条件下,相较于传统的闭环应用可以大幅度地降低放大器的功耗。除此之外,这种结构的放大器在对放大倍数要求不高的情况下可以实现较好的线性度,并且其放大时间较短也不随输入信号幅度变化。最后,在Cadence软件上利用40nm工艺库搭建了电路,在111.11MHz的采样频率下进行整体量化仿真,当输入信号频率为19.96MHz时,电路前仿有效位数为12.408位,无杂散动态范围SFDR为81.548dB,信号噪声失真比SNDR为75.972 dB,功耗为6.87mW。