多标准时代的移动通信终端需要支持多个通信标准。这些标准中的前向纠错码(信道解码)算法各不相同,配置参数也不一致。本课题致力于研究可以应用于现今主流移动通信标准及未来标准的,具有高灵活度的多模式前向纠错码处理器。在目前的高速移动通信标准中,主要的采用的纠错码型为QC-LDPC(Quasi-cyclic LDPC)码、Turbo码和卷积码。因此本研究主要针对这三种码型进行。本课题研究的主要创新包括以下几个方面。第一,研究了这三类码型主流解码算法的特点,抽取了算法间的流程一致性和计算逻辑共性,从而构建了一个统一的解码流程,提出了采用统一的前后向迭代方法进行三模解码的方法,给出了此方法的公式化描述,并将这个方法作为硬件融合和处理器结构设计的理论依据。第二,研究了多模算法的硬件融合问题,以降低融合后的硅面积开销。从多标准的存储子系统、多算法融合的数据通路和多模融合的控制逻辑三方面出发,完成了尽可能的硬件多模融合。并阐明了多模融合后的内存资源和逻辑资源开销节省情况。第三,在高速高并行度架构下提升了解码的灵活度,支持尽可能多的标准。本方案是目前可检索到支持协议种类最多的解码器,目前可以兼容的协议类型包括3GPP LTE/WCDMA/HSPA Turbo码,802.11n/802.16e QC-LDPC码以及多个标准的卷积码。本研究提出的处理器架构具有高度对称性,具有灵活的并行度扩展能力,可以适应未来更高速解码的需要。第四,提出了基于并行前后向迭代类算法的单指令多数据(SIMD)专用处理器结构。本结构采用了定制的专用指令用于时钟级精确地控制前后向迭代的执行过程。提升了结构的可编程性。本研究也探讨了将本结构扩展为全可编程结构的可行性。可编程能力可用于提高基带处理器的寿命,减少基带处理器的流片次数。第五,提出了若干提升融合架构的执行效率的方法。包括基于内存重排机制的任意交织器任意并行度下Turbo解码无冲突方法,基于矩阵重排序机制的LDPC读写冲突缓解方法,支持任意Trellis结构Viterbi解码的Path Metric存储方法。针对解码流程中的多层嵌套循环提出了指令自循环的支持方法和嵌套循环的硬件加速方法。第六,本研究实现了处理器体系结构设计、指令集设计、硬件设计、处理器时钟精确模型设计,并基于65纳米数字CMOS集成电路技术完成了芯片版图生成。本研究提供了硅开销的详细结果,结果表明在单位时钟解码效用、硅片面积、Turbo码解码吞吐量等多项参数上本研究较国际其它竞争对手具有一定优势。第七,本研究也探讨了基于软件无线电和全可编程平台的解码运算复杂度估计。研究从算法出发,提供了硬件友好的低复杂度解码伪代码,分析了各个解码步骤的操作数,进而提供了这三种解码算法的最低运算操作数下限指导值,预测了未来解码吞吐量更高后对平台的运算能力需求,并将指导值与当今主流的软解码平台的实现结果进行了对比。这些结果和分析可用于今后的软件解码平台的选择和优化。