图像压缩编码技术对图像处理中大量数据的存储和传输至关重要。静止图像压缩标准JPEG2000在编码效率和恢复图像质量上均远优于JPEG标准,必将在静止图像压缩领域占据主导地位。但是,复杂的编码算法使得JPEG2000很难满足实时性要求,尤其是位平面编码成为整个编码器的瓶颈,且运算量很大,迫切需要使用专用硬件实现。因此,研究JPEG2000中位平面编码算法与其FPGA实现有重要意义。位平面编码是对经过量化和离散小波变换后的码块数据进行编码,产生上下文和判决的编码过程。本文在对位平面编码算法进行研究与改进的基础上,提出了基于单一移动窗口的多字并行位平面编码算法,并对该算法进行了软件仿真；然后深入研究了JPEG2000标准中位平面编码的硬件实现技术,给出了实现位平面编码的三个编码通道(清除编码通道、有效性传播编码通道、幅度细化编码通道)和四种基本编码方法(零编码、符号编码、幅度细化编码、游程长度编码)的VLSI结构,并用Verilog HDL语言对相应模块进行了编程。最后,对位平面编码系统进行了仿真和综合,证实了高速位平面编码器硬件设计的可行性和正确性。在位平面编码器的设计方案中,把整个游程编码变成一个查表过程,提高了编码效率,简化了电路结构。通过边缘插零处理实现4×3滑动窗口的连续滑动和无间断连续编码。性能分析和实验结果表明,本文提出的VLSI结构能更有效地减少硬件成本。多字并行结构大大提高了系统的吞吐率和数据处理速度,能够满足一般的实时性要求。该位平面编码器可在175MHz主频下,完成对码块数据的实时编码,可以作为单独的IP核应用于JPEG2000图像编码芯片中。