在集成化趋势显著的当代集成电路行业,SoC成为了目前发展的趋势,IP核的复用技术使之发展态势更为迅猛。鉴于IP交易领域中接口IP占据了较大的比重,而日益复杂的IP核设计使之对总线需求不断提升,本论文提出了面向AXI总线的UART IP核设计,采用了高性能总线AXI总线以及较为广泛使用的UART接口IP,充分符合本论文所需研究的意义与目标。在论文的研究工作中,首先,对本次设计的面向AXI总线的UART IP核进行总体结构的规划与把握;其次,将该设计细分为五大模块,并分别对各个模块进行单独设计。其中包括AXI接口模块:主要利用AXI slave从接口模块,虚拟产生AXI总线的工作模式,将本设计中的UART IP核与系统中AXI master主接口模块进行互连,从而达到IP核与AXI总线的兼容;波特率发生器模块:通过两级分频的流程分别生成了串行驱动时钟与标准波特率时钟;FIFO模块:采用了四个状态的算法,将地址分为四个等面积的象限,通过读写指针所指向的地址判断其“空”、“满”状态。收发模块:主要实现了数据从IP核外设到总线BUS串并转换过程的传输(或相反的过程),并利用中心采样点与起始位的设定,降低了数据传输中的误码率。在上述的研究过程中,AXI接口模块的设计证明了采用AXI总线接口来满足对于更为先进的总线结构需求的可行性;而设计的FIFO模块不仅提高了数据传输的速度,降低了对处理器所需性能的需求,而且通过条件判断减少了错误行为的发生。在完成了对面向AXI总线的UART IP核的总体结构规划与五大模块的设计后,本次研究工作还对该设计进行了虚拟平台的功能仿真验证与FPGA硬件平台的验证。其中在虚拟平台中,利用仿真软件的功能仿真验证证明了该设计对UART IP核功能上的实现,体现了与AXI总线良好的兼容性。而在FPGA的硬件平台上验证中,通过对本设计的综合与物理实现,达到了时序上的收敛,保证了设计的正确性。