论文部分内容阅读
随着通信技术以及数字信号处理技术的飞速发展,作为模拟信号与数字信号界面的模数转换器(ADCs)得到越来越广泛的应用。根据通信系统应用的特点,在众多的模数转换器结构中,流水线型ADCs最适合应用于通信系统设备中。因为流水线型ADCs在分辨率和速度之间有着非常良好的折中,同时其功耗也相对较低,非常适合便携式通信系统设备。本文拟设计出用于14位精度、100MHz采样率的流水线型ADC的单元电路——子ADC,同时拟提出用于移除前两级DACs的静态噪声的数字后台校正算法。本论文的主要内容为:第一,分析流水线型ADCs的基本工作原理,根据系统性能指标确定前四级采用3.5位的子ADC,最后一级采用2位的子ADC,并确定各级的性能指标,为具体的子ADC设计指明方向。第二,将子ADC的设计分为两个部分即比较器阵列的设计和高速数字编码电路的设计。根据预放大锁存快速比较理论,确定采用预放大锁存比较器来满足子ADC的精度和速度。通过增加钟控电流源来解决高精度带来的高功耗问题;通过在前置放大器和锁存器之间增加一级隔离级来减弱回归噪声对参考电平的影响。在设计高速数字编码电路时,根据比较器阵列输出码的特点,用可编程逻辑阵列结构(PLA)代替传统的数字门级电路,这样能显著提高编码电路的速度。基于标准CMOS工艺对子ADC系统进行仿真,结果显示本文所设计的子ADC完全符合系统的要求。第三,基于Matlab对流水线型ADCs进行仿真,结果显示前两级DACs中由于电容失配引起的静态噪声对系统的性能指标影响最大。将传统的DEM(dynamic element matching)技术改进成SDEM(segmented DEM)技术并应用于前两级DACs,从而使DAC的静态噪声平均化,接着使用DDNC(digital DAC noise cancellation)技术将平均化的静态噪声从系统输出结果中移除。基于Matlab的仿真结果显示,移除前两级DACs的静态噪声后,系统的精度提高了2.4位。