随着数字技术的不断发展，作为数字信号和模拟信号之间的桥梁---数模转换器（DAC：Digital to Analog Converter）在许多信号处理和通信系统中发挥着重要作用。电流舵型数模转换器由于自身结构的优越性一直是高速高精度应用系统中DAC的最佳选择。但在纳米工艺下的工艺偏差、温度漂移等造成的器件失配和在高速工作下与开关行为相关的时序误差、时钟馈通等动态误差降低了电流舵型数模转换器整体性能，限制了其发展。本文以电流舵型数模转换器为研究对象，针对高速高精度电流舵型数模转换器设计中面临的问题和难点，分别在电路、版图及校正方法三个方面研究改进电流舵型数模转换器性能的关键技术和方法。首先，在分析分段结构对电流舵型DAC静态性能影响的基础上，基于MATLAB建立了理想的7+5分段电流舵型DAC模型，并完成相应测试平台的搭建。针对实际芯片中存在着误差来源，本文重点研究了对高速高精度DAC性能影响较大的电流源失配误差、电流源有限输出阻抗、电路噪声和开关引入的动态误差。分析上述误差产生机理，建立相关误差模型，并将这些误差加入到理想DAC模型中分析它们对DAC特性的影响，从而指导下一阶段的芯片设计。在模型中针对电流源梯度误差，本文提出了阶梯状的梯度误差补偿方法，仿真结果表明此方法可有效降低高精度DAC中的电流源梯度误差，同时也有利于电流源阵列的版图布局布线。其次，基于上述理论分析，本文设计了一款分辨率是12比特、采样率为120Msps的7+5分段电流舵型DAC芯片。在电路设计中以降低器件失配误差和动态误差为目的，通过增大晶体管面积和过驱动电压来降低电流源随机误差；设计共源共栅结构提高电流源输出阻抗；设计一种新的开关驱动电路来降低毛刺对DAC动态特性的影响；同时提出一种具有温度补偿和双向校准功能的电流基准，仿真结果显示此基准电流的最大偏差从校准前24%Iref降到校准后的5.7%Iref，同时温度系数为26.05ppm/℃。在芯片的版图设计中，对电流源阵列采用阶梯状的电流源布局以降低互连线的不等长造成的时序误差，并提出Tree-H型的电源线布局以消除电源压降对电流源匹配性的影响。基于自行设计的FPGA数字信号发生器，搭建了此芯片的测试平台，测试结果表明此DAC的微分非线性（DNL：DifferentialNonlinearity）和积分非线性（INL：Integral Nonlinearity）分别小于0.2LSB和0.8LSB；在输入信号频率5MHz，采样频率为120Msps下此DAC芯片的无杂散动态范围（SFDR:Spurious Free Dynamic Range）达到79dBc，功耗为35mW。最后，针对传统的电路优化方法已无法明显提高高速高精度电流舵型DAC性能这一现象，本文在数字领域研究相关自校正方法。设计了电流源自校正和DAC外部校准两种方法来降低DAC的静态误差。对于动态毛刺误差校准，本文提出了可配置的分段数字脉冲校正方法，该方法可在校准精度和面积/功耗之间取得平衡。将上述方法应用到模型中对高5位输入码字产生的误差进行校正，仿真结果显示DAC的线性度从校正前的INL和DNL分别是1.2LSB和0.4LSB提高到校正后0.2LSB和0.1LSB；在fsample=300MHz，fsignal=50MHz测试条件下，DAC的SFDR值从校正前的60dB提高到校正后72dB。虽然本文针对电流舵型DAC设计中的关键问题和难点展开深入研究，但仍有欠缺之处，如数字校正方法的投片验证以及功耗一噪声协同优化设计方法，有待于在后续的研究工作中进一步开展。