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随着工艺的进步，集成电路最小特征尺寸的缩小以及集成度的不断提高，漏功耗已经成为集成电路设计领域最严峻的挑战。当工艺尺寸进入深亚微米级以后，漏功耗所占比例将随着尺寸的不断缩小而逐步变大，漏功耗从130nm工艺开始变得日益显著。在纳米级，漏功耗甚至占到总功耗的50%以上。漏功耗已经成为可以和动态功耗抗衡的功耗来源。在低功耗设计中，低漏功耗的设计已经成为不可忽视的一个方面。标准单元的设计方法是当今数字集成电路设计的基础，标准单元的质量和性能在集成电路设计有举足轻重的作用。标准单元库为数字IC流程的各个阶段提供支撑。标准单元的好坏关系到整个芯片的设计质量，因而在数字芯片设计中占有十分重要的地位。标准单元是ASIC芯片设计的基础，低漏功耗ASIC芯片的设计与实现依赖于低漏功耗的标准单元。如何进一步降低标准单元的漏功耗，探索低漏功耗标准单元的创新设计具有重要的学术意义和实用价值。本文首先介绍了CMOS低漏功耗标准单元包的建库技术和流程，讨论了低漏功耗标准单元的设计在ASIC设计中的应用。然后，重点研究了低漏功耗标准单元包的设计，在中芯国际130nm CMOS（SMIC13）工艺的基础上开发出具有低漏功耗特性的基本标准单元，为基于标准单元的低漏设计提供支撑。根据建库的基本原理，本课题的具体研究工作大致可分为以下几个部分：1、对SMIC13单元库中的标准单元进行研究分析，根据漏功耗产生机理和漏功耗减小技术，对标准单元的电路结构进行改进，并对电路尺寸进行优化以达到漏功耗减小效果；2、完成低漏功耗单元的版图绘制，对所设计的单元版图做一次全面的检查，为了在布局布线阶段减少布线误差，所有的单元都严格按照工艺文件的规则来设计，包括标准单元的高度，宽度，和PIN的摆放等问题，例如金属一层的半间距规则，要求金属一层到边界的距离为最小规则的一半；3、对所设计的单元进行布局布线库的设计，通过Cadence的Abstract软件，对所有的标准单元进行物理抽象提取，主要是对金属一层的形状，PIN的位置等进行信息提取，用于后端的自动布局布线；4、对所有的单元做综合库的提取，使用NCX和HSPICE完成单元电路的特征化工作，生成可用于逻辑综合的综合库；5、用所设计的标准单元做一个试验性质的ASIC设计，完成逻辑综合到布局布线的过程，并验证漏功耗的减小效果以及物理规则的正确性。最后的实验结果表明在保证设计规则的前提下，所设计的标准单元包具有一定的漏功耗特性，达到了预期的目的。