7nm工艺制程已经成为高速高性能芯片设计的主流工艺,相比先前工艺,深纳米特征尺寸带来的连线延时与标准单元延时数值相仿,时序收敛更加困难,对标准单元的布局位置提出更加严格的要求;更高的单元集成度加剧了连线的拥堵程度,更易引发布线问题和设计规则违例;新工艺带来的设计规则改动、串扰效应对时序收敛的影响、不同工艺角模式下时序冲突以及电迁移、电压降等违例问题都将给集成电路后端设计带来巨大的挑战。本文源于某企业的具体项目,基于7nm工艺完成一款高速图形处理单元子芯片模块的后端设计与验证,生成符合工程要求、设计规则要求的物理版图,修复所有违例,达到芯片的签核要求。取得成果如下:1)完成7nm工艺图形处理芯片时钟模块的布局布线工作,包括布局规划、布局、时钟树综合和布线。本文按照7nm工艺设计规则和项目要求确定芯片内部各模块数据流向关系,在布局规划阶段,完成芯片各硬核单元位置的摆放、物理单元插入和电源规划;在芯片布局阶段,根据芯片时序、利用率和拥堵程度评估布局结果,添加约束命令调整标准单元的布局位置;时钟树综合阶段完成芯片的时钟树综合,对时钟树综合引起的时序违例问题进行分析,手动调整时钟树结构,减小时钟的全局延时和偏斜,优化芯片内部时序;在布线阶段,调整差分信号所经过单元的布局位置,添加额外约束完成差分信号的对称布线,创建屏蔽线消除互连串扰对关键信号的影响,使芯片布线符合项目要求和设计规则检查。芯片的整体违例控制在正常范围,达到进入ECO(Engineering Change Order,工程更改计划)阶段的标准。2)ECO阶段修复芯片的剩余违例,使芯片满足时序收敛和物理规则要求。对ECO阶段存在的时序违例、设计规则违例和物理规则违例等问题进行修复,针对修复过程中遇到的不同工艺角下时序矛盾和组合逻辑级联引起的翻转时间违例等问题进行分析,提出相应问题的解决思路与方法,并在实践过程中进行检验,修复芯片的所有违例。3)完成7nm工艺芯片的物理验证,修复芯片的物理规则违例。在芯片后端设计各阶段进行形式验证,保证设计过程中逻辑功能的一致性;对芯片版图文件进行LVS(Layout Versus Schematic,版图电路图比对)检查,确保版图和电路图功能一致;对设计规则检查、电气规则检查、电压降违例、电迁移违例和天线效应等违例进行修复,最终达到芯片的签核标准。4)针对7nm工艺后端设计过程中编写的脚本文件进行分析。提出修复组合逻辑级联引起信号翻转时间违例的算法模型,能够准确高效地生成修复数据转换时间违例的Tcl(Tool Command Language,工具命令语言)命令,批量修复数据转换时间违例;针对后端设计中常见的文本类违例,编写Python脚本抽取违例报告,经过正则匹配、文本处理,批量生成违例修复命令,大幅提高ECO阶段的修复效率。本次设计的芯片子模块为时钟模块,尺寸为550μm*650μm,最大时钟频率为2.0GHz。后端设计结果表明,本次芯片设计的时序收敛,符合物理检查的全部要求,也符合工程预期添加的特殊要求,达到最终签核标准,交付流片。本文对深纳米工艺节点下高速集成电路后端设计过程的时钟树结构调整、差分信号对称布线、互连串扰屏蔽、不同工艺角下的时序矛盾、组合逻辑级联引起的数据转换时间违例等问题进行分析,提出相应问题的解决思路与方法,对7nm工艺制程进行了系统的分析与总结,对集成电路后端设计的发展提供了一些支持与参考。