随着集成电路和工艺技术的发展,伴随着应用需求的提升,集成在单块芯片上的内核和处理元件数量愈来愈多,片上节点数量的增加导致网络延迟问题已不可忽视。为了改善众核网络中时效性和灵活性不佳的问题,研究并优化NoC结构非常重要。在对比分析NoC架构及总线传输架构系统性能的基础上,重点从NoC的拓扑结构、路由算法和流控机制三个方面开展相关研究,构建了多链路无堵塞可旁路环形NoC架构。首先,根据网络高吞吐量和低网络延迟传输的应用需求,为了改善网络的时效性和灵活性,提出一种多链路拓扑结构。使用奇、偶链路对数据包分流,使得两条链路相互独立,并同时进行数据传输;其次,为了避免数据堵塞,提出一种无堵塞路由与可旁路路由结构,使数据包在不依赖虚通道缓冲区的前提下,单个周期内传输多个节点,从而减少传输延迟并省去虚通道缓冲区带来的面积和功耗开销;最后,改善虫洞路由流控机制,使得旁路通道快速建立,进一步减少系统延迟,提高传输效率。采用Gem5模拟器,对提出的多链路无堵塞可旁路环形NoC进行了建立模型,并进行了仿真测试。在不同参数配置下分析了网络平均延时,并与BaseLine NoC,SMARTNoC进行对比。结果表明:在16节点的网络规模下,多链路NoC的吞吐量为BaseLine NoC吞吐量的1.48～3.27倍,并能降低BaseLine NoC中7.14%～45.30%的传输延迟;无堵塞NoC较Baseline NoC节省面积96KB,并平均增加网络延迟1.87flit/cycle,减少4.4%的吞吐量;可旁路NoC的传输延迟较BaseLine NoC降低了 49.53%～80.21%,吞吐量为BaseLine NoC的0.87～1.73倍。在16～64节点的网络规模下,多链路无堵塞可旁路环形NoC吞吐量达到了 BaseLine NoC 吞吐量的 1～5 倍、SMART NoC吐量的1.76～3 倍;延时较 BaseLine NoC减少了 77%～96%、较SMART NoC减少了 30%～80%;最大跳数只有4的多链路无堵塞可旁路环形NoC的延迟均小于SMARTNoC 最大跳数为8的延迟;网络规模为64节点的多链路无堵塞可旁路环形NoC缓冲区面积较BaseLine NoC减少了 384KB、较SMART NoC减少了 480KB。综上,多链路无堵塞可旁路环形NoC结构,在减少系统面积的同时,可以有效提高系统的吞吐量并降低系统延迟。