由于时钟抖动、偏斜、队列间同步以及串扰噪声等各种非理想因素的影响,并行传输速率的进一步提高面临巨大的挑战。从而使得串行传输方式逐渐成为深亚微米下高速数据传输系统的主要选择。在串行传输系统中为了实现信号的高速传输、并可以节省功耗和降低成本,数据往往采用低压小摆幅的方式,LVDS和CML正是采用低电压、小摆幅、差分信号串行传输的方式,因此它们被广泛应用于PCI-Express网络物理层和高速SerDes电路中。但是标准的LVDS的传输速率目前只能达到3Gbps,为了达到自主设计的满足5Gbps及以上的超高速的PCI-Express应用要求,本文研究针对一款伪标准的LVDS接口(PLVDS)和另一款CML接口展开了设计研究工作。本文首先基于高速信号传输理论的研究,分析了信号完整性的各种非理想因素和传输线的行为特性;然后提出了高速串行传输系统电路级和版图级的设计考虑;最后对PLVDS和CML的收发器进行电路级设计并提出了改进方案。其中,PLVDS收发器中的无偏斜单端转差分电路改善了偏斜问题,使电路性能得到了提高;带加速管电平转换电路使信号从低电平快速地转换到高电平,无须后续电路进行调整,因此,延时小;带双共模反馈电流开关电路中一个环路控制共模电平,另一个环路控制输出摆幅,使输出更加稳定;微分预加重技术使驱动能力更强并且减小码间干扰。CML收发器中采用了多种关键技术,其中有源负反馈技术和有源电感技术不仅可以有效拓展信号传输带宽,而且还可以提高电路性能、减小电路设计难度、降低电路功耗、减小芯片面积;均衡技术有效的减小了由于传输线效应和码间干扰所造成的信号失真,使得接收信号质量得到提高。同时还采用了三级Cherry-Hooper结构的限幅放大器电路,将均衡电路输出的低摆幅信号进一步放大到比较器能够识别的电压幅度。本文基于0.13μm CMOS工艺实现了两款面向PCI-Express物理层的PLVDS和CML串行高速数据传输接口。版图模拟结果表明,两款接口电路的传输速率均达5Gbps,完全满足PCI-Express的应用要求。