随着现代通信与信号处理技术的不断发展,对于高速高精度AD转换器的需求越来越大。但是,随着集成电路工艺中电路特征线宽的不断减小,在传统单通道ADC框架下同时实现高速、高精度的数模转换愈加困难。此时,时分交替ADC作为一个切实有效的解决办法受到了更多的关注,并成为了将来的发展方向。在理想情况下,通过M路低速高精度ADC的时分交替并行采样,可以在同等精度的条件下,将系统数据转换速率提升至单通道转换速率的M倍,从而同时实现高速与高精度。然而,由于工艺原因,系统各ADC通道间存在偏置、增益、时钟等多种通道失配,使得系统动态性能下降。因此,需要对系统输出进行通道失配校准。论文首先分析了通道失配的产生原因,并且推导了各类失配对于系统动态性能的影响。对现有的一些通道失配校准算法与方案做了介绍,分析了其优缺点。并且在此基础上,提出了一种新的基于自适应信号处理的全数字化通道失配校准算法。用LMS算法对通道偏置失配、增益失配进行了联合自适应校准。以通道方差最小化为目标函数,设计了一种新的基于镜像频率调制的信号重构算法,结合相应的限差分逼近法参数逼近算法对时钟失配进行自适应校准。以含有失配的14位200MHz, 2通道时分交替ADC系统为例对本文提出算法进行了定点仿真验证,并且基于ALTERA公司的STRATIX III系列FPGA对其中时钟失配校准部分进行了电路设计。在设计过程中使用了流水,折叠等多种优化算法,使所设计电路具有较低的电路复杂度,同时具有较高的工作频率。算法仿真验证以及电路功能仿真验证结果说明,所提出算法以及相应电路能够正确测试得到系统的各项失配误差,校准后数据有效精度大于11比特。