随着IC行业的发展，芯片的集成度和工艺水平日益提高，静电放电(ElectroStatic Discharge，ESD)对集成电路可靠性和安全性的威胁也随之增大。设计功能可靠的ESD保护器件成为了每个IC设计公司和代工厂都必须要面对的挑战。然而，由于缺乏成熟可靠的电路级ESD保护器件仿真模型，只有具有丰富经验的工程师配合工艺级的仿真工具才能设计出优秀的ESD保护电路，这不仅提高了ESD保护电路设计的门槛，加大了设计难度，也增加了设计费用。 本文以构建能够应用在电路设计中的ESD仿真模型为目标，在理论分析和试验数据的基础上，构建了MOSFET ESD电路级仿真模型，并用Verilog-A模拟电路描述语言进行了实现。 1.分析和比较了MOSFET ESD保护器件的测试方法。通过分析和比较发现，TLP(Transmission Line Pulsing)测试方法具有测量待测器件的故障机制、精确计算待测器件的ESD安全裕度和模拟其他测试方法的优点。 2.通过测试分析了版图参数和布局对ESD保护器件性能的影响。通过分析测试芯片的硅验证结果，总结了沟道宽度、沟道长度和叉指数目等版图参数对ESD保护器件TLP测试结果的影响。 3.对MOSFET ESD保护器件工作机制进行了分析，在理解骤回现象和寄生BJT导通过程的基础上，建立了MOSFET ESD保护器件的物理模型。 4.在物理模型的基础上，使用模拟电路行为描述语言Verilog-A实现了相应的电路级仿真模型。 5.在设计应用于白光LED驱动芯片I/O PAD的ESD保护电路的过程中，用本文建立的仿真模型对ESD保护器件的性能进行了估算，确定了保护器件的结构尺寸。设计完成的芯片在CSMC 0.6μm工艺下进行了硅验证并进行了HBM(Human Body Model)测试，验证了仿真模型的有效性。