集成电路的发展在降低芯片制造成本和加快芯片投放市场速度的同时,增加了测试难度。可测性设计技术的发展,尤其是内建自测试技术的出现,简化了芯片测试过程,却又使得降低芯片测试功耗成为测试开发的主要目标之一。芯片测试功耗主要取决于供电电压、时钟频率和电路中的翻转活动三方面。如果为了降低功耗而减少供电电压或时钟频率,又会增加测试时间,影响测试效率,并会使得一些在高频测试下才能显现的故障难以被测出。因此惟有减少测试期间电路中的翻转活动才是降低测试功耗最可行的途径。目前面向低功耗内建自测试的研究主要有低功耗测试向量生成技术、改进扫描链结构、设计扫描单元和电路分割技术等。本文主要对低功耗测试向量生成技术进行研究。针对BIST确定测试的功耗问题,研究优化算法和确定测试的“存储与生成”技术,主要从设计向量排序优化算法和改进向量生成电路两方面实现低功耗。在向量排序优化策略的选择上,由于遗传演化方法使用概率搜索技术,更有利于全局优化,因此本文采用遗传算法对测试向量进行优化排序。在减少被测电路翻转的遗传算法基础上,本文增加对减少ATPG电路翻转的考虑,设计了双目标优化遗传算法。根据实际运算的需要,设计了与测试向量等值的十进制整数编码;设计了相应的双目标适应度评价函数以及选择、变异和交叉概率。在改进向量生成电路方面,本文ATPG电路采用了折叠计数思想,改进传统折叠计数方法以提高向量相关性,并改进相应的ATPG电路,对优化后的向量进行不重播种的测试向量生成,从而减少被测电路和ATPG电路的翻转,以尽可能降低功耗。最后,通过对基准电路的仿真测试实验,与现有的研究成果进行了对比,证实了本文方法的有效性。