近几年来，随着无线通信技术和微电子技术的飞速发展，应用于射频通信系统的频率合成器的研究方兴未艾。无线通信收发系统中的锁相环频率合成器(PLL FrequencySynthesizer)，其锁定速度将直接影响到通信系统中信道的切换速度，频率合成器的锁定时间正日益成为锁相环频率合成器中最重要的设计指标之一[1]。本文以课题45MHz2.4GHz宽频带，低功耗快速锁定锁相环频率合成器的研究与设计为基础，对锁相环频率合成器中的鉴频鉴相器模块和电荷泵模块进行了设计、优化，提出了一种高性能快速锁定锁相环频率合成器的鉴频鉴相器和电荷泵电路结构。首先阐述了国内外频率合成器的发展历程，以及普通锁相环频率合成器和电荷泵锁相环频率合成器的工作原理；随后详细介绍了锁相环频率合成器中的鉴频鉴相器(PFD)和电荷泵(CP)模块的工作原理，针对传统结构鉴频鉴相器和电荷泵电路中存在的各类非理想效应，对原有电路进行了优化设计，最终设计出符合整体性能要求的鉴频鉴相器和电荷泵模块的电路。本文在传统锁相环频率合成器电路结构的基础上，对鉴频鉴相器模块和电荷泵模块的电路进行了优化设计，提出连续型全差分CML结构的鉴频鉴相器和多支路充放电共源共栅（Cascode）结构电荷泵的电路结构。该结构的特点是工作速度快，动态功耗低，精度高，可有效减小鉴频鉴相器电路中的死区效应以及电荷泵电路非理想效应的影响，并能有效提高整个锁相环路的锁定时间。本文中的电路设计是基于TSMC0.18mCMOS工艺库，运用Cadence Spectre仿真工具对电路进行仿真优化的。仿真结果表明，经过优化设计后的鉴频鉴相器和电荷泵模块，环路锁定速度有了显著提升，锁定时间小于8us。