随着时钟频率的不断提高,微处理器的性能受锁相环的影响越来越大,锁相技术已经成为当代微处理器的核心技术之一。电荷泵锁相环以其易于集成、低功耗、低抖动、无相差锁定等优点,得到了广泛的应用。本文根据JX高性能微处理器研制工程的需要,设计了一款高性能低噪声的电荷泵锁相环。该文深入研究了三阶电荷泵锁相环的设计理论,提出了该三阶电荷泵锁相环的优化设计方案,成功设计实现了三阶电荷泵锁相环电路并应用于JX高性能微处理器中,JX微处理器的成功投片及应用证明,本文所设计的电荷泵锁相环性能稳定,功耗低、抖动小,实现了无相差锁定。论文重点讨论并解决了电荷泵锁相环设计中的下述问题:1)鉴频鉴相器的优化设计以降低其死区;2)采用带压控跟随器的新型电荷泵解决了过冲问题、抑制了电荷分享效应;3)使用二阶无源RC环路滤波器降低了输出纹波,并对滤波器参数进行了优化设计;4)采用改进的差分对称负载结构的振荡器、设计了偏置电压产生电路和等摆幅输出电路,降低了压控振荡器的噪声;5)在锁相环设计中新增了失锁检测电路,提高了电路的稳定性。文中采用SMIC 0.18um CMOS工艺,设计实现了三阶电荷泵锁相环,其芯片面积为910um×178um。对锁相环进行了投片测试,在锁相环1.8V电源线上噪声的幅度约为350mV条件下测量结果表明,周期抖动的Pk-Pk值为319.5ps,稳定输出频率最高可达600MHz。论文还对电荷泵锁相环的IP核进行了详细的设计,建立了锁相环的Verilog功能模型、物理模型、时序功耗模型,探讨了电荷泵锁相环IP核的测试模型,详细阐述了IP核的交付信息。