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随着集成电路工艺进入纳米量级，片上偏差（On-Chip Variation，OCV）变得越发严重，目前设计方法考虑OCV时容易出现过悲观的问题。为了覆盖所有设计情况，对于所有设计统一采用晶圆代工厂的推荐值，但低电压降情况下OCV远低于推荐值。同时静态时序分析方法基于器件最坏情况分析，而实际路径各部分的偏差并不是朝同一方向偏斜，面对长路径情况时，路径内部均衡使得路径整体偏差远小于最坏情况。这种OCV过悲观的问题将极大的增加时序收敛难度，且会增加额外的设计开销。为了解决这两种情形下OCV过悲观的问题，本课题展开了如下几个方面的工作：1，分析了片间偏差和片上偏差对时序影响的差异，研究了OCV的分析机理。探讨了OCV过悲观的原因和影响。2，为了能根据设计情况灵活调整片上偏差范围，采用SPICE的片上偏差统计分布模型来全面模拟器件的OCV，在原有模型中加入了片上电压偏差的考虑。3，基于上述研究，为了减少OCV过悲观程度，采用了基于路径的OCV分析方法。该方法将路径作为一个整体来分析，考虑了路径内部器件之间的OCV平衡，以Monte Carlo模式仿真出路径延时的统计分布及±3σ标准差时的最坏/最好值。该方法证实了路径级数越深，则OCV的影响越小；电压降越小，则OCV同样越小。4，基于上述OCV分析方法，提出了一种采用Prime Time和SPICE工具以及TCL脚本实现的静态时序分析流程。该流程应用于时序收敛后期，用以解决长路径以及低电压降等设计情况下考虑OCV过悲观的问题。将该流程应用到以上两种设计情况中，对三个设计实例进行了试验，相比原有OCV方法，分别取得了3%-5%的时序优化效果。同时有效的减少了违反路径的数量和设计开销。证实了该流程的有效性。该方法与目前商用工具提供的AOCV方法原理和效果基本一致，应用于超大规模芯片设计中，能够有效减小设计收敛难度，减少设计开销。