随着数字IC(Integrated Circuit)规模和复杂度增大,市场竞争日益激烈,提高IC设计能力、缩短产品面市时间成为企业成功关键。传统的以RTL(Register Transfer Level)为基础的数字IC前端设计流程中存在诸多例如RTL设计者文档解读歧义、整体设计缺陷在验证阶段才能发现等限制芯片研发速度的问题,而基于电子系统级(ESL)设计理论的设计流程可在很大程度上提高芯片的研发效率,从而缩短芯片面市时间。本论文以100BASE-TX以太网物理层(PHY)为应用背景,重点开展基于ESL(Electronic System Level)设计方法学理论的100BASE-TX以太网PHY(Physical Layer)行为级范畴建模方法研究及应用工作。论文取得的主要研究成果如下:从事务级建模(TLM)角度出发,提出了针对待设计电路的TLM建模实现方案,该方案将100BASE-TX以太网PHY主体划分为发送通道和接收通道,并将电路相关功能抽象为不同的“方法”。依据该方案,对电路各部分功能,尤其是扰码、解扰码等部分的算法及原理进行了深入研究,完成了描述电路各部分结构及程序思想的UML(Unified Modeling Language)视图的设计。进一步基于UML视图,采用SystemVerilog语言,依次实现了电路各个部分的事务级建模。以TLM模型通信细化、适配、时序封装等思想为指导,提出了针对待设计电路的行为级建模实现方案,该方案将100BASE-TX以太网PHY大体划分为PCS(Physical Coding Sublayer)子层、PMA(Physical Medium Attachment)子层、PMD(Physical Media Dependant)子层。依据该方案,对待设计电路的管脚信号及其时序进行研究,采用SystemVerilog语言分别实现了电路各部分的行为级模型。基于通用验证方法学(UVM),实现了针对RTL的UVM(Universal Verification Methodology)验证环境,此环境是在RTL详细设计完成之前利用已实现的行为级模型作为待测设计提前调试完成,且该环境中待测设计的参考模型由已实现的事务级模型改写而来。进而基于该UVM验证环境,充分利用已实现的行为级模型对RTL展开单元级及集成级的仿真验证工作,并进行覆盖率的收集分析工作,通过分析达到了验证要求。本文通过对待设计电路进行事务级建模和行为级建模,并应用所实现模型对RTL展开验证工作,实践证明了基于ESL设计方法学理论在芯片研发中具有显著优势。经统计,本文所实现模型对RTL设计者共提供64次参考和重要支持,极大提高RTL研发效率。另一方面,经估算,与传统设计流程相比本项目节省了约30%的研发时间成本。此外,应用本文TLM模型检查出了若干传统验证方法较难发现的RTL错误。通过本课题的研究,对提高集成电路设计能力和研发效率相关方法的研究提供重要解决思路,为行为级范畴的相关建模方法的理论研究以及工程应用实践提供有力的支持,同时为100BASE-TX以太网PHY的研究做出了一定贡献。