本文主要讨论了三值ECL时序电路的设计方法,提出了ECL时序电路中一种新型的时钟结构——并联取小时钟结构,并设计了基于此种时钟结构的多种锁存器及寄存器结构。针对时序电路设计,提出了采用状态寄存器来设计时序电路的概念。论文首先讲述了ECL电路的工作原理和电路特性,介绍了前人对ECL电路设计理论所做出的改善,重点介绍了基于限加-取小结构的ECL电路CAD算法,并对该算法进行了补充和完善。随后,论文以限加-取小结构的ECL电路CAD算法为基础,讨论了D锁存器的工作特点,设计出了具有并联取小时钟结构的D锁存器。并应用这种时钟结构进行了三值T锁存器、三值主从型D触发器以及二值D锁存器的设计,对电路进行了Pspice仿真。并分析了这种结构与传统串联时钟控制结构的工作原理的不同及优势所在。接着,论文分析了时序电路组合逻辑和时序电路部分的行为,应用状态寄存器的概念来设计电路,说明了时序电路的设计与具体触发器选型无关,并采用基于并联取小时钟结构的触发器模块来设计电路,并设计了适合ECL电路特点的倒序状态分配方式。这种设计方法可以充分优化电路,简化电路结构。并以环形计数器和三值控制器为例,讲述了电路的具体设计过程。