全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)具有可移植性强、环路参数灵活、易于集成等优势,适用于时钟产生、多核处理器和数据恢复等系统。时间数字转换器(Time-to-Digital Converter,TDC)和振荡器的相位噪声对ADPLL的相位噪声影响较大。因此,本文针对ADPLL中相位噪声的问题,在TDC和振荡器的结构优化方面进行了深入研究,主要的研究内容包括以下几点:(1)提出了一种三阶噪声整形的TDC结构。采用了误差反馈机制,将TDC的第一级量化误差作为第二级输入,第二级整形后的量化误差作为第三级的输入进行整形,最后输出经三次整形后的数字信号。仿真结果表明,三阶噪声整形的TDC结构将其分辨率提高到1ps,并有效地降低了电路中的相位噪声。(2)提出了一种低噪声的LC压控振荡器(Voltage Controlled Oscillator,VCO)结构。采用了NMOS交叉耦合对管作为有源核心,抑制了有源器件的有效噪声功率。其中只有一部分噪声电流产生了相位噪声,另外一部分噪声电流在有源电路内循环,对相位噪声没有贡献。仿真结果表明,输出频率范围为3.551GHz～3.592GHz,在1MHz频率偏移处,LC VCO输出的相位噪声为-120.83d Bc/Hz～-123.12d Bc/Hz,极大地降低了LC VCO的相位噪声。(3)设计了一种高分辨率的数控振荡器(Digital Controlled Oscillator,DCO)。通过改变粗调7位、精调12位数字控制字,改变粗调和精调开关电容阵列的电容大小,决定DCO输出频率的调谐范围。仿真结果表明,DCO实现了1.43k Hz高频率分辨率。DCO的输出频率范围为3.613GHz～6.061GHz,1MHz频率偏移处的相位噪声为-115.51d Bc/Hz～-121.06d Bc/Hz。本文基于TSMC 28nm CMOS工艺设计了一款低噪声的ADPLL电路。仿真结果表明,在0.9V的电源电压下,电路功耗为0.76m W,锁定时间小于35us,调谐频率范围为2.625GHz～4.130GHz,在1MHz频偏处的相位噪声为-118.16d Bc/Hz～-120.02d Bc/Hz,芯片面积为0.13mm~2。