随着数字集成电路设计及制造工艺技术的发展,集成电路的规模越来越大,结构日益复杂,电路的测试变得越发困难。解决测试问题的一个好办法是使用可测性设计。内建自测试是一种重要和常用的可测性设计技术,其关键在于测试向量生成器的设计。本文在阐述数字集成电路测试和遗传算法基本理论的基础上,针对当前内建自测试技术中存在的一些问题,着重研究了一种由被测电路自己产生测试向量的测试生成方法,并采用遗传算法进行适应性搜索以寻求一种最优的反馈方式。但是,采用软件实现的方法在速度上往往受到本质是串行计算的计算机制约,因此采用硬件化设计具有重要的意义。本文的主要工作如下:(1)对当前常用的测试向量生成器进行了详细的研究,并分析了这些技术的优缺点,并对FPGA设计方法和特点作了深入的探讨;(2)在对遗传算法的基本理论进行了深入研究的基础上,提出了一种基于遗传算法的测试生成方法的硬件结构。从系统结构设计、遗传算子实现、适应度模块实现等方面,详细说明了该系统的设计思想和实现方案,并对关键模块进行了优化,其优化方法包括:采用流水线设计提高时钟频率,引入选择模块及适应度模块并行结构,使用双端口内存模块增加数据读写速度等;(3)在深入分析故障模拟基本理论的基础上,结合FPGA自身的特点,使用注入故障的电路和双端口内存存储故障列表的方法,设计并实现了一种具有故障选择和故障摘除功能的故障模拟器;(4)在QuartusII和Modelsim环境下对该系统进行了模块级和系统级的仿真和验证,在Altera公司的Stratix系列的EP1S40F1020C5芯片上实现。实现后的测试表明:基于遗传算法的测试生成方法和故障模拟器的FPGA实现能够在较高的频率下运行,设计方案在资源利用率和速度方面达到了较好的平衡,有效减少了运行时间,达到了预期的设计目的。