在图像传感器芯片内需要提供一个稳定的本地时钟频率综合器(Frequency Synthesizer),可以为内部的数字电路提供不同频率的低噪声时钟,通常采用的频率综合器是模拟电荷泵锁相环(ChargePumpPhaseLockedLoop,CPPLL)。全数字锁相环(AllDigitalPhaseLockedLoop,ADPLL)与之相比在更先进的CMOS(Complementary Metal-Oxide-Semiconductor Transistor)工艺下是更好的选择,因为它提供更小的面积,可编程性,广泛的自校准功能,并且便于迁移。但是,传统的ADPLL中的时间数字转换器(TimeDigitalConverter,TDC)是一个功耗较高的模块。在本文中,一种数字时间转换器(DigitalTimeConverter,DTC)辅助的快照(snapshot)式TDC用来代替传统的TDC,该TDC将工作频率从传统的GHz级别降低到了MHz级别,从而可以实现较低的功耗并降低TDC的设计难度。为了实现分数分频,在CPPLL和传统的ADPLL中,均采用sigma-delta分数分频器,但存在着分数杂散的问题。本文中采用DTC实现分数分频,可以避免引入较大的分数杂散。CPPLL的锁定速度受制于电荷泵电流和环路参数,难以大幅提高,而在ADPLL中通过引入快速锁定算法可以提前预测控制字,实现快速锁定。本文旨在解决传统的ADPLL架构存在的功耗问题,进一步降低功耗和噪声,并且提高锁定速度。通过分析设计要求和已有架构,提出了一种适用于图像传感器应用的低功耗低噪声快速锁定1GHz-1.5GHz分数分频全数字锁相环。全数字锁相环中采用了一种高线性度的环形振荡器来提供高频时钟。同时引入的基于频率预测算法的快速锁定算法可以提高该ADPLL的锁定速度。相对于模拟电荷泵锁相环,本ADPLL可以提供一个应用于图像传感器的片上时钟的更好选择。在180nm 1P4M CMOS工艺中设计的该ADPLL工作在1.8 V电源电压下,当输出1.5GHz的频率时,系统的整体功耗为4.56mW,测量的rmsjitter为1.71 ps(从1kHz到100MHz积分)。