数据发生器可以产生深度可编程的无缝数据输出，作为电子测试系统中的激励信号源设备，因此被广泛应用于各种电子设备的测试中。随着电子技术特别是数字技术的飞速发展，被测设备呈现复杂化、智能化和高速化趋势。所以，现代电子技术领域的发展对数据发生器提出了更高数据率、更大存储深度和更强可编程能力的要求。本文结合电子科技大学所承担的“某型数据发生器”科研项目，研究1.65Gbps高速数据产生技术，并完成数据产生功能模块设计。基于深存储（512Mbits）、高速、无缝数据产生的技术难点，提出了一种以FPGA为控制核心，利用动态存储器的大容量解决可编辑数据的深存储难题；通过数据缓冲方式利用速度差换取动态存储器的刷新时间，从而解决动态存储器猝发性读写与无缝数据输出的矛盾问题；同时，动态存储器所具备的高速读取特性与并串转换技术相结合，完成高速串行数据的产生。本文主要内容包括：1.根据国内外发展现状论述本项目的意义。分析高速数据流产生的设计难点并提出相应的解决思路。根据功能和指标要求，结合设计难点的解决思路提出了高速数据产生模块的总体设计方案。2.完成系统硬件电路的设计，包括时钟产生电路、接口电路、存储器电路、并串转换电路和控制电路。3.完成时序电路设计，包括对上位机发送数据译码、控制存储器读写、控制钟电路产生时钟信号、实现码型数据输出、无缝数据输出和同步触发输出。4.完成对整体电路和程序调试最后对整个方案和程序总结并提出改进方案。