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集成电路制造工艺进入深亚微米级别以后,芯片的特征尺寸缩小,单个芯片上所集成的功能模块越来越多,系统复杂度增加。传统的依靠工程师经验的自顶向下芯片设计方法已经不能适应瞬息万变的市场需求,基于IP(Intellectual Property)核复用技术的SOC(System On Chip)系统芯片应运而生。IP核复用技术的引入节约了SOC芯片开发成本,缩短产品上市的时间。然而,设计及制造工艺技术进步的同时,芯片测试技术的发展却相对缓慢,以往所采用的芯片级互联测试标准,如IEEE1149标准,由于芯片封装多采用表贴或球栅阵列形式,器件引脚不再暴露在外面,基于探针接触式的测量已不能满足系统芯片SOC的测试需求。针对嵌入式芯核访问测试难题,本文在研究了IEEE1687标准的基础上,结合可测试性设计理论,提出了基于该标准的SOC芯片单链全扫描结构设计方法。通过定义访问控制各个模块的标准接口SIB,在不同层级之间增加SIB接口及访问机制,同时运用过程描述语言规范测试流程。本文所做具体工作如下:1)查阅大量国内外相关文献,确定SOC芯片测试的发展现状及研究意义;2)分析对比当前不同芯片测试标准间的联系和区别,结合可测试性设计的基本理论思想,基于IEEE1687标准设计SOC芯片整体测试网络框架,定义各部分所实现的具体功能;设计实现了封装嵌入式IP核的外壳,规范化可用于在不同芯片层级间访问路由的SIB(Segment Insert Bit)开关接口,同时完成协议状态机编码,自定义指令码和接口规范;3)通过配置相应的寄存器,加载不同的指令,实现了对嵌入式IP核的有效访问和控制,运用VCS(Verilog Compiled Simulation)仿真软件验证所设计电路功能的正确性;4)结合SOC芯片可测试性设计,指出课题所作工作的不足以及今后发展的主要方向。仿真结果表明,通过标准JTAG(Joint Test Access Group)接口能够准确配置各个IP核的关键寄存器,实现扫描路径的选择和灵活切换,完成了对SOC芯片不同层次模块的配置和测试,基本验证了所设计电路功能的正确性及方案的可行性,很好的实现了预期目标。该设计方案可扩展性强,能够很好的应对不同嵌入式IP核厂商的兼容问题,同时加速SOC测试流程标准化的发展。