随着芯片的制程不断缩小、电路层数不断增多,先进节点制造工艺的套刻相关指标更为严苛,如何精确且快速地测量套刻误差变得更为重要。套刻误差测量是套刻的关键步骤,缩短测量的时间将极大地提升套刻效率,进而提高芯片的产率及良率。为解决此难题,本文以数字图像处理技术为指导,对套刻误差测量进行了算法设计与实现,大幅缩短了测量所需时间。本文的主要工作如下:1、设计并实现了一种套刻误差测量算法。本算法涉及到图像的阈值获取、模板匹配、相关系数计算及亚像素误差计算等步骤。该算法基于并行流水线设计思想,充分考虑了硬件实现的可行性,在保证硬件资源合理利用的同时,达到了纳米级套刻误差测量精度。2、设计并实现了一种八方向Sobel自适应阈值边缘检测算法。在进行套刻算法前,对标记图像进行了滤波及边缘检测预处理,避免图像的噪声及伪边缘导致的套刻标记误识别现象。针对套刻标记形态,将传统的两方向Sobel算子扩展为了八方向,可有效检测多个角度的套刻标记,同时避免了对非X、Y方向的套刻标记识别不清晰的现象。使用局部自适应阈值进行中值滤波,根据图像局部灰度值而动态自适应调整阈值,避免了设定全局阈值而导致的套刻标记模糊现象。3、结合软件模型、硬件板卡及实验机台对算法进行了实现及验证。通过软件搭建了算法模型,对套刻误差测量算法进行了需求实现可行性仿真验证;基于FPGA板卡实现算法编码及仿真,与软件结果相对比,验证了硬件实现的正确性;利用套刻误差测量机台进行了实验,将上位机反馈的误差及耗时结果与传统设备进行对比,在保证测量精度的前提下,将耗时由82.23ms缩短为11.21ms,节省了86.37%的时间,验证了系统的有效性。通过仿真验证及机台实验的方法,对套刻误差测量算法的有效性及系统的可行性进行了验证。本系统相较于传统系统有明显的测量提速效果,对套刻误差测量及套刻对准有较为重要的参考价值。