随着科技的进步,芯片制造的技术进入了深亚微米的时代,伴随而产生的问题也越来越多。在一个超大规模集成电路中,晶体管的长度越来越小,电路的工作频率越来越高,以前可以忽略的互连线的延时现在已经不能再忽略了,并且在未来的芯片设计中显得越来越重要,有预料到将来的芯片设计不再是逻辑设计而是互连设计了。所以现在对芯片做自动布线时,所要考虑的问题不是只有可布通率,还需要考虑时序等问题。本论文在一个著名的多级自动布线框架中的基础上,对提高布线的时延性能做了一些改正的研究,提出了一种新的方法――即在布线的过程中采用一种平衡时延树的思想,使得关键线网的上的各个漏点(Sink)的时延趋于平衡,这种平衡的过程将极大地改善最坏路径上的时延,且使得总的布线长度没有增加或者只有微量的增加。在实验的结果中,我们可以看到在采用改进的时延驱动算法要比一般的时延驱动算法布线具有更好的效果。