在高性能数字系统中，锁相环被广泛地用于产生高性能的片上时钟。任何时序抖动，或者相位噪声都将严重降低系统的性能，特别是随着系统工作频率增加，这种影响更加明显。因此，高性能锁相环时钟产生器的设计至关重要。　　本文主要讨论了低功耗应用中，低时钟抖动锁相环的设计。为了达到低时钟抖动的特性，本文分别从系统级以及电路级方面提出了最小化时钟抖动的方法。　　在系统级方面，本文讨论了带宽和频率响应的峰值等设计参数对锁相环输出时钟抖动的影响，同时也分析了锁相环系统中几个主要噪声源，特别是压控振荡器的噪声，并且提出了如何通过选择设计参数来抑制这些噪声源的影响，从而最小化输出时钟抖动。　　在电路级方面，本文首先结合实际项目的需要，采用HHNEC0.5μm工艺，设计出了基于CPU应用的低功耗、低时钟抖动的锁相环时钟产生器，并利用Spectre和Hspice仿真工具对电路进行仿真和优化。经投片和初步测试，结果表明其性能指标完全满足具体的应用环境，达到了设计要求。　　最后，基于SOC应用需要，本文采用SMIC0.18μm工艺，对锁相环时钟产生器中的关键部件进行重新设计，并采用自偏置的方法来提高环路的性能。仿真结果表明，该锁相环时钟产生器具有更高的性能。