作为通信与电子系统的重要构成部分,频率源起着至关重要的作用,其性能直接影响系统整体的功能好坏,因此得到了越来越多的关注,低相位噪声、高频率、宽带宽、高输出功率、低杂散、快速变频、和小频率步进是人们设计的目标。根据设计要求,本论文选取合适的设计方案,采用DDS驱动PLL的设计方案实现频率输出为8-10G,功率输出大于10dBm,保证分辨率可小于100Hz,在50MHz参考下相噪低于-75dBc/Hz@1k Hz,-80dBc/Hz@10k Hz,-90dBc/Hz@100k Hz,杂散优于-42dBc的技术指标。设计指标的完成主要依赖于硬件的设计与调试,以及软件的控制,硬件的设计包括FPGA的设计,DDS的设计,PLL的设计,以及滤波放大的设计,软件的控制为使用Quartus II软件,利用Verilog HDL语言对控制程序进行编写。本论文分为六章进行撰写。第一章主要研究频率源的背景和意义以及国内外的发展现状,介绍本课题的主要内容,简要说明本文的章节安排。第二章主要研究频率源的基础理论,讲解PLL与DDS的组成以及工作原理,分析其优缺点,对其杂散与相位噪声进行分析,为之后的设计垫定基础。第三章介绍了几种混合式频率合成技术,重点讲解三种基本混合式合成技术,分析所列举的混合式频率合成技术的优缺点,便于之后方案的选择,对所选架构进行可行性分析,芯片、相噪、杂散进行可行性分析,最终确定方案。第四章对具体实施的硬件与软件部分进行研究,主要研究了FPGA模块、DDS模块、PLL模块、滤波放大模块在设计中应注意的问题,以及测试中应注意的问题;同时,对使用Verilog HDL语言进行程序的撰写进行讲解,分析DDS芯片与PLL芯片的时序问题;列举出自行设计的滤波器,包括电容电感滤波器以及平行耦合式滤波器。第五章给出实物测试图以及功率、相噪、杂散的测试结果,实测表明所选方案可以达到设计指标。第六章总结全篇论文内容,阐述本文的主要工作,以及设计的优缺点。