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随着电子信息技术的不断进步,无线通信测试领域对于激励信号的性能要求越来越严苛,不仅需要信号具有可调节的频率及范围,而且要求其频率稳定度高、切换速度快等。因此,对于高速高性能信号发生器的研究越来越成为科学技术领域的热点。本文针对无线通信系统中射频收发芯片对于基带测试信号的需求,设计并实现了一款基于FPGA的基带信号发生器。本文根据设计需求,具体分析了直接数字频率合成(DDFS)技术和直接数字波形合成(DDWS)技术的优缺点,确定了基于SOPC系统的DDWS波形合成方案。结合DDWS波形合成技术的发展和性能指标需求,论文重点对波形存储深度扩展和改善输出波形质量等关键技术展开了研究。在基带信号发生器的波形存储深度扩展方面,为了节省周期性重复波形序列的存储空间占用,论文根据序列波形合成技术的原理以及Altera FPGA平台的设计特点,基于DMA的控制方式,在NiosⅡ开发环境下通过调整DMA描述字(descriptor)的传输方式实现序列波形地址的控制逻辑,并最终完成了基于Nios Ⅱ的序列波形合成方案：在改善基带信号发生器输出波形质量方面,论文研究了DDWS波形合成过程中的误差来源,重点针对DAC非线性误差采用数字预失真的方法进行了补偿,通过建立与输入序列相关的二元高斯基函数误差模型,根据频谱仪测试提取出输出波形频谱相应的功率点参数值,经过最小二乘法求得模型对应的系数并确定误差序列,最终在数字域内实现了相关误差的补偿。为了验证系统的各项指标是否满足设计要求,本文搭建了相应的测试平台。根据对测试结果的验证和分析,基于NiosⅡ的序列波形合成功能可以对单次存储的波形序列实现不同重复次数的循环序列输出以及时隙控制下的突发序列输出,等效于提升了波形存储深度。同时,以正弦输入序列为例,实际测试DAC非线性误差补偿前后系统信噪比SNR提高约8dB,无杂散动态范围SFDR提高6.12dB。当系统输入为64QAM调制信号时,EVM约为1.75%;结果表明,本文设计的基带信号发生器达到了系统要求的各项指标。