论文部分内容阅读
近年来，功耗已经成为了系统芯片设计中的一项重要指标。由于工艺、温度以及电压(ProcessVoltage&Temperature variation，PVT)等偏差因素的影响，传统设计采用最坏情况验证法使得电路留有较大的时序裕量，这一时序裕量的存在导致了功耗的浪费。基于关键路径时序监测的自适应电压调节(Adaptive Voltage Scaling，AVS)技术可以根据芯片的工作状况动态调节电路供电电压，是减少时序裕量的有效手段。 本文首先分析了互连线和逻辑单元的不同延时特征对关键路径的影响，提出由互联线和逻辑单元共同组成的复制关键路径方案，设计了多组具有不同互连线延时比例的复制路径，并使用C单元将这些复制路径并联，使其从多条复制路径中自动选择最长的一条作为监测路径。然后，本文又设计了带有自校准功能的延时采样单元，结合AVS控制单元，能够有效的降低PVT偏差对采样结果的影响，使采样误差不会随着采样级数的增加而增加。最后，将整套AVS模块集成在以ARM7为内核的片上系统(System on a Chip，SoC)验证电路上，并使用HSIM全芯片仿真工具对该验证电路做仿真测试。 本文使用SMIC0.18μm工艺对测试电路做版图设计，因引入AVS机制，总面积增加了4.26％。之后，分别对比固定电压的传统设计和等效DVFS的设计的功耗数据，结果显示，相比固定1.8V传统设计，在不同工艺角和温度下最多可节省43.42％的功耗;相比等效DVFS设计，最多可节省15.69％的功耗。通过验证，本文所设计的基于关键路径时序监测的AVS可以使用较小的面积代价得到显著的功耗收益。