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忆阻器是蔡少棠教授根据电路完备性理论提出的一种二端无源电子元件,用于描述电路中电荷q和磁通量φ之间的关系,称之为除了电阻,电感,电容之外的第四种基本元件。作为第四种基本电路元件,忆阻器具有不同于其他电路元件的独特性能,在存储器、神经网络、非线性电路等众多领域中具有巨大的应用潜能。但是,忆阻器受当前制作工艺的限制尚未市场化,只能以忆阻器数学模型和电路模型为突破口,探索忆阻器电路特性。然而当前忆阻器的电路模型虽满足忆阻器的伏安特性,但不具有掉电记忆的特性。所以本文根据HP忆阻器的理论模型设计了一种基于数字电位器的具有掉电记忆特性的电路模型,以期用其替代实际的忆阻器进行实验和研究应用。之后对该忆阻器电路模型的性能进行了测试,并将其应用于忆阻器的串并联验证和逻辑门电路中。本文研究内容包括如下几个方面:（1）根据HP忆阻器模型理论设计了一种具有掉电记忆特性的忆阻器数字化仿真器。首先在荷控忆阻器理论模型基础上,对此模型进行了端口特性分析,根据得到的荷控TiO2忆阻器数学模型,构造出忆阻器数字化仿真器。该忆阻器数字化仿真器通过微处理器对经过数字电位器的电流信号进行实时采样分析,控制数字电位器阻值,从而使其模拟忆阻器。（2）对数字忆阻器进行实际仿真验证。在不同频率和不同类型的电压信号（正弦波、三角波及方波）激励下对数字忆阻器模型进行了实验验证和仿真分析,结果显示在不同的电压激励下忆阻器的伏安特性曲线均符合记忆元件特有的紧致滞回曲线特性;之后通过输入方波电压激励测试其记忆特性,测试结果显示数字忆阻器在掉电前后阻值不变,即具有掉电记忆特性。（3）使用数字忆阻器对HP忆阻器的串并联特性进行了验证。在HP忆阻器理论的基础上,对忆阻器的串并联特性进行了理论推导,并利用Matlab对忆阻器的串并联进行建模仿真;之后使用数字忆阻器搭建串并联电路进行实际测试,测试结果与Matlab仿真结果一致。（4）基于数字二值忆阻器的逻辑门电路验证。为进一步探究忆阻器在逻辑门电路中的应用,设计实现了一种二值忆阻器,将其作为基本电路元件搭建逻辑非门电路,进行了实际电路仿真验证,结果与预期一致。