【摘 要】
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随着半导体工艺技术节点的特征尺寸不断缩小,芯片的物理设计面临着巨大挑战。其中一大显著特征在于越来越严苛的物理设计规则,它会使芯片的走线复杂化,导致很多布线问题。尽管现有的电子设计自动化工具不断更新以紧跟工艺节点的发展,但是其布线质量仍然有很大的提升空间,并且其复杂的算法引擎会导致很长的设计周期。因此芯片的可布线性对物理设计有着非常重要的意义。本文的主要工作是分别研究芯片布局阶段可布线性的优化和预测
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随着半导体工艺技术节点的特征尺寸不断缩小,芯片的物理设计面临着巨大挑战。其中一大显著特征在于越来越严苛的物理设计规则,它会使芯片的走线复杂化,导致很多布线问题。尽管现有的电子设计自动化工具不断更新以紧跟工艺节点的发展,但是其布线质量仍然有很大的提升空间,并且其复杂的算法引擎会导致很长的设计周期。因此芯片的可布线性对物理设计有着非常重要的意义。本文的主要工作是分别研究芯片布局阶段可布线性的优化和预测方法:（1）在布局阶段出现的拥塞往往会增加布线难度,导致大量的设计规则违例,它能够直观地反映出布局的可布线性。因此本文针对于布局阶段的拥塞现象,设计了一种局部拥塞消除技术来优化数字集成电路的可布线性。该技术首先通过局部区域拓展合并的方法选择出拥塞密度最高的拥塞区域。然后分别基于模拟退火和蚁群优化两种启发式算法计算出设置在该区域内的高引脚单元周围的最佳隔离区域宽度,以优化走线空间。实验结果表明,与Synopsys ICC内部拥塞优化算法相比,该技术在不同工艺节点的设计下能更有效地减少设计规则违例,短路和总线长。（2）本文训练了一种图神经网络的深度学习模型,旨在于在布局阶段能够提前预测出详细布线后的短路情况,以便于设计者在布局阶段能够及时根据预测结果调整约束,减少设计迭代周期。首先提取每个图块中影响可布线性的特征参数,然后基于图块的连接关系建立邻接矩阵,并使用图神经网络Graph SAGE将邻接矩阵和每个图块的特征结合起来,最后将详细布线后的短路情况作为标签对该模型进行训练。与现有文献相比,本文的方法对于短路数较高的设计,可以实现更佳的预测效果。
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