随着多媒体应用的快速发展,更先进的半导体工艺和多比特存储结构的逐渐应用到NAND闪存中,从而提升闪存的存储容量。然而,这些新技术的应用,NAND闪存的原始误码率也急剧提高。因此,需要在NAND闪存中引用纠错码来保证数据的可靠性。因为优异的译码性能,LDPC(Low-Dendity Parity-Check)码被广泛认为是NAND闪存应用中的下一代纠错码。然而,译码复杂度高和硬件实现复杂一直是限制LDPC应用的难点。本文基于拉丁方阵和阵列分散构造了一种多列对齐结构的LDPC码。在编码方面,提出了间接系统编码的策略。该方法通过对替换矩阵的系统编码和生成码字的变换,实现了非满秩校验矩阵的系统编码。在硬件实现中,改进生成矩阵的存储方式,不增加额外存储资源下,实现了多列数据的并行编码。本文提出了多列并行的CBSD译码流程,该流程提高了变量节点的并行度,减少了每次迭代译码的时钟周期,提升了译码器的吞吐率。在硬件设计时改进了计算单元间消息的对齐方式,节省了桶形移位器的资源。仿真结果表明,与传统的对角线结构码相比,本文所构造的两列并行的LDPC码,在不影响译码性能的情况下,可以提升译码器一倍的吞吐率。MATLAB和Modelsim的仿真测试证明了编译码器可以正确的实现算法功能,综合结果显示编译码器在Xilinx UltraScale XCVU440 FPGA中的工作频率可以达到100MHz,同时编码器和译码器的吞吐率分别达到9450Mb/s和1890Mb/s。