串行数据通信在网络传输、背板连接和I/O接口等领域应用非常广泛。经过不断发展的串行RapidIO互连技术已经成为了高速串行数据通信中的主流。RapidIO是系统级和芯片间的互连技术，主要面向高性能数字信号处理器系统以及嵌入式系统或芯片间的互连通信。由于存在时钟抖动、偏斜、以及串扰噪声等各种非理想因素的影响，接收器接收到的信号完整性变差，使得串行RapidIO的物理实现层的物理接口（PHY）成为了设计难点。而作为物理层一部分的接收器需要高可靠的时钟数据恢复逻辑（CDR），其设计更具挑战。本文简要概述了RapidIO互连技术的发展历程、互连规范和层次结构，详细地分析和对比了常用的CDR结构，结合工程需求选用了基于电荷泵锁相环(CPPLL)的结构。在0.13m CMOS工艺下，采用了全定制方法设计了一款传输数据率在3.125Gbps下的数据接收器。接收器版图面积是0.096mm2，CDR的均方根抖动为位传输时间(UI)的0.13%(408.58fs)，峰峰值抖动为位传输时间的1%(3.32ps)，仿真结果表明，该设计达到了工程预定设计目标。本文主要工作体现在以下几个方面：1.在时钟数据恢复模块中设计了一种可编程开关控制的电荷泵电路，它能很好的解决传统电荷泵的多种非理想效应（如电流失配、时钟馈通以及电压过冲等）带来的问题。2.在时钟数据恢复模块中设计实现了一种多相时钟产生电路。设计中使用单端环形结构，通过改变延时的方法调节输出时钟相位，从而使得输出的相位差均为45°，为了实现设计中需要的8个等相位输出时钟，采用了环路嵌套的的结构；3.在串并转换模块中设计了一种新型的多相时钟串并转换电路，该电路结构利用了数据切片技术，相比于传统的串并转换结构具有速度较快，功耗较低等特点。