本课题来源于与研究所合作项目,目的是实现某无线传输通信系统中的误码纠错。现代通信系统中设计的核心问题是在有随机噪声的信道中如何克服干扰,减小信息传输的差错。里德-索罗蒙(RS)码是一种具有很强的纠正突发和随机错误的信道编码方式,在深空通信、移动通信、磁盘阵列、数字视频广播(DVB)以及军事等系统中都具有广泛的应用。低密度校验(LDPC)码是一类用非常稀疏的校验矩阵或二分图定义的线性分组纠错码,它的设计、构造、译码、快速编码、性能分析以及在数字通信和存储系统领域中的应用成为了当前纠错编码研究的焦点。本文首先对RS码的编解码原理作了详细的分析,并采用现场可编程门阵列(FPGA)控制AHA公司的专用集成芯片AHA4012B完成了战场通信中常用的RS(31,15)码。然后分析和研究了准循环LDPC码的构造以及编解码算法,给出了LDPC编解码器的电路结构设计,并以LDPC(36,24)为例,基于FPGA用Verilog语言进行设计并实现了LDPC(36,24)的编码,并采用复杂度较低的硬判决译码方法进行译码。由于LDPC编解码的过程中涉及了大量的矩阵相乘运算,本文设计了一种循环移位求和电路,有效的降低了LDPC编解码中矩阵相乘运算的复杂度以及存储空间。最后,本文提出了3路并行RS(31,15)与31路LDPC(36,24)的级联码构造方法,并对其性能进行分析,该级联方法具有较好的纠错性能,同时又具有较低的复杂度的特点。通过实验表明,该级联码取得了比RS纠错码更好的纠错性能,能够符合该通信系统的要求。