低密度校验(LDPC)码是一种基于图和迭代译码的信道编码方案，性能非常接近Shannon极限且实现复杂度低，具有很强的纠错抗干扰能力，更能适应未来系统高速数据传输和高性能的要求。尽管由于LDPC码重新研究的时间较晚和第3代移动通信标准失之交臂，但基于LDPC编码的方案极有可能成为4G移动通信系统的应用方案。目前，低复杂度的LDPC码编译码器的硬件实现一直是LDPC码研究的热点问题之一。 本文主要针对LDPC码编码器与译码器的硬件实现进行了研究。首先对LDPC码定义和Tanner图表示以及LDPC码构造方法进行了系统地介绍，重点分析准循环LPDC码。其次对LDPC码编码算法进行研究，并分析几种编码算法的复杂度，BP译码算法和最小和译码算法进行了详细研究，最小和译码算法可以简化校验节点的计算复杂度，以便于硬件实现。最后针对选定的编译码方案进行了硬件设计。本文采用了模块化设计，在对各个模块进行设计的基础上提出了一些改进的方案，在编码器的设计中，改进了常用的移位寄存器设计法，从而简化矩阵乘法模块。在译码器的设计中，对半并行LDPC码译码算法的硬件实现进行了研究。在设计中综合运用了“自顶向下”和“自下而上”的设计方法，通过功能模块分割，合理设置系统参数，并通过模块之间的参数传递，使LDPC码编译码器具有较好的灵活性，并用verilog语言在xillinx Vertex22 V6000获得硬件实现。