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FPGA芯片主要由可编程逻辑单元、可编程的互连资源以及可编程的I/O接口电路组成。其中可编程I/O接口电路是FPGA和外界芯片系统连接和通信的桥梁,通过对它的配置可以解决FPGA与各类芯片之间通信的兼容性问题；通过增加专用的可编程串行/解串器电路可以使FPGA支持各种高速的存储和通信应用,实现片内低速并行数据和外部高速串行数据间的转换。本文围绕可编程I/O接口电路中专用的多模式高性能串行/解串器的设计进行了研究,主要包括三个方面：串行/解串器的可编程特性、对多通道并行数据偏斜的校正和字节对准的硬件支持以及电路可靠性方面的改进。针对串行/解串器的可编程特性,通过在数据传输路径和数据传输控制上加入编程点,实现数据速率、位宽可配置的多种工作模式,满足不同电平协议下通信的位宽和速率的要求；加入了多功能可配置触发器,根据用户的配置可以实现不同功能组合的触发器。提高了电路功能的灵活性,扩大了应用的范围。针对多通道并行数据偏斜校正的硬件支持,加入专用的延迟链电路；针对字节对准的硬件支持,增加了专用的Bitslip移位控制电路。用户只要设计电路实现数据偏斜校正和字节对齐的算法,就可以和解串器组成一个完整的FPGA芯片高速数据接收系统。针对电路可靠性方面的改进,将DDR发送电路中接至多路选择器选择端的时钟信号进行了反相,以最小的而积代价改变电路结构的同时消除了输出端产生的毛刺；针对高速工作的串行/解串器可能面临的置位或复位不同步的问题,设计了专用的置/复位同步控制电路,保证内部同一时钟域下的的触发器在进行置/复位操作后同时释放以回到同步的状态。经过仿真验证,本设计可以正确完成用于数据偏斜校正的可编程延迟和字节对准操作,支持多种DDR发送和接收模式,’实现SDR模式下2、3、4、5、6、7、8位和DDR模式下4、6、8、10位的串并/并串转换和复位同步的机制。本文自主开发的芯片,采用65nmLogic Low Leakage1P9M1.2V/1.8V/2.5V工艺对芯片进行版图实现,一个完整的可编程串行/解串器的版图面枳为128μm×70μm,后仿结果显示最高工作频率为714MHz,性能和Xilinx公司Virtex-4系列芯片和Altera公司Stratix Ⅱ系列芯片相当。