随着现代电子系统的发展,数字滤波器成为数字信号处理的重要组成部分,尤其是FIR数字滤波器,依靠其良好的线性特性而得到广泛应用。在工程应用中,大多要求信号处理具有高速性、实时性和灵活性,但很多软件和硬件实现方式难以同时达到这些要求。随着可编程逻辑器件的快速发展,现场可编程门阵列(FPGA)在成本、性能、体积等方面都显示出了优势,因此,越来越多的电子工程师为达到信号处理的高速性、实时性和灵活性,使用FPGA来实现FIR数字滤波器。　　 本文研究了基于FPGA的FIR数字滤波器设计。首先介绍了FIR数字滤波器的基本理论、FPGA基本原理以及基于Verilog HDL语言的FPGA设计流程。然后,对基于FPGA的FIR滤波器实现方法进行介绍,并选用分布式算法为滤波器的硬件实现方法。对于分布式算法中查找表规模较大的缺点,本文通过分割查找表、利用FIR线性滤波器的对称性以及利用OBC编码(Offset Binary Coding)改进分布式算法,使得查找表的硬件规模得到极大地减小。最后,设计了一个16阶低通FIR数字滤波器,在设计中采用了层次化、模块化的思想,将整个系统划分为几个小的功能模块,利用Verilog HDL语言进行各个功能模块的设计,通过ISE9.1i软件对各个功能模块进行综合与仿真,最终完成FIR数字滤波器系统的设计,并与Matlab R2009a软件进行系统的协同仿真,对仿真结果进行了分析以验证设计的正确性。　　 综合与仿真结果表明,通过对分布式算法的改进,查找表的硬件规模极大地减小,且系统能实现设计指标。