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随着数字和微电子技术的发展,基于直接数字频率合成技术（Direct Digital Frequency Synthesis,DDS）的信号源在诸多领域中得到了广泛应用。人们对信号源在频率范围、频谱纯度以及频率分辨率等方面的需求不断提高,因此在控制成本的前提下提高信号源的性能成为该领域的研究方向之一。查找表方案是当前DDS中最常见的相幅转换方法。该方法预先将一个周期的正弦波幅度量化并且存储在存储器中,然后根据相位寻址得到幅度。提高DDS源的频率分辨率和频谱纯度需增大查找表的容量,而高采样率DDS常用多相方案,这使得查找表容量成倍增加,可见查找表方案对存储器的依赖会带来较大的复杂度和成本。坐标旋转数字计算法（Coordinate Rotation Digital Computer,CORDIC）是通过逻辑运算实现相幅转换的,其速度快、精度高且无存储资源消耗,该方法在高速多相DDS源架构中具有明显优势。本文基于CORDIC算法设计完成了 1G采样率DDS信号发生器,主要工作如下:（1）从DDS原理出发,利用MATLAB仿真分析了相位和幅度量化位宽分别以及同时作用时对DDS输出无杂散动态范围SFDR的影响,得出相位或幅度量化位宽每增加1位DDS源SFDR将提高6dB的结论。针对24位相位位宽和14位幅度位宽的DDS,其SFDR约为88dB,四相DDS查找表需片外存储器128MB,显然复杂度和成本均高,直接计算法具有明显优势。（2）将改进型CORDIC算法引入FPGA的DDS设计方案,通过加减可配置运算单元、并行加法树等结构对该算法进行了优化,在FPGA上实现了相位和幅度量化位宽分别为24位及14位的CORDIC内核。测试结果表明,算法在250MHz的时钟约束下,建立时间裕量为93ps,保持时间裕量55ps,算法计算误差仅为6.794×10-7,满足DDS设计需求。（3）设计基于CORDIC算法的DDS硬件电路。包括FPGA电路、外部时钟源、DAC以及输出信号调理电路等等。通过规范布局布线、合理设计层叠结构,使得该高速模数混合系统稳定可靠。对基于CORDIC算法DDS源的测试结果表明,其采样率为1GSa/s,最大输出频率350MHz,此时SFDR为86.77dB、谐波失真优于-35dBc;低于100MHz时的谐波失真最大为-50dBc;多个频率下频偏为10kHz处的相位噪声均优于-110dBc/Hz。与商用DDS信号源相比,节约了大量存储资源,降低了设计复杂度与成本。