随着外设总线对带宽的要求越来越高,PCIe总线协议被提出以取代传统的PCI总线。和PCI总线相比,PCIe总线由并行接口改为串行差分接口,有效减少了引脚的数量。并且串行数据中内嵌了时钟,使其传输速率更高。除此之外,PCIe接口为端点到端点的拓扑结构,其链路中的通道数可以为多个,因而其传输速率可以提高数倍。而随着总线接口性能的提升,芯片复杂度的提升,传统使用Verilog搭建验证平台进行仿真验证的方法已无法满足实际的验证需求。SystemVerilog语言的出现,结合一些先进的方法学,为满足当前芯片设计环境下的验证需求提供了更好的解决方案。和Verilog相比,SystemVerilog具有面向对象编程的特性,引入了类的概念,具有继承、多态和封装等特性,能够在更高的抽象级构建验证平台。其基于事务级的验证技术可以提高芯片验证效率,缩短芯片研发周期。因此本论文选用SystemVerilog搭建验证平台。本论文验证的芯片为一款PCIe桥接芯片,该芯片一端连接PCI/PCI-X设备,另一端连接PCIe设备,上游设备和下游设备可以根据不同的配置互换。芯片用于将PCI总线和PCIe总线相互转换,从而实现新的PCIe设备对旧的PCI设备的兼容。本论文首先对PCIe桥接芯片的研制规范以及PCI、PCI-X、PCIe协议进行研究,并据此制定验证策略,提取出相应的功能点。随后针对PCIe桥接芯片所要验证的功能点,使用SystemVerilog搭建验证平台。验证平台主要包括激励产生器(Initiator)、监测器(monitor)和检查器(checker)等模块,还结合了PCIe、PCI/PCI-X总线VIP进行验证。为了保证验证的完备性,使芯片不存在漏洞,需要基于所提取出来的功能点编写相关的测试用例,并使用已搭建完成的验证平台对芯片进行全面验证。按照顺序对所有功能点进行仿真验证,发现漏洞时记录下来,修改电路后进行回归测试。在所有功能点都验证完成后收集覆盖率,确保验证的完备性。本论文使用SystemVerilog搭建的事务级验证平台具备验证效率高,易于维护的特点。使用SystemVerilog中受约束的随机激励,相比于传统的定向测试方法,提高了覆盖率的收敛速度。并且所搭建的验证平台在后续项目中略做修改即可进行复用,缩短了验证工作的时间,节约了人力物力。最终功能覆盖率达到100%,代码覆盖率达到97.83%,满足了设计和验证方案的需求。